Stratix V デバイストランシーバ・プロトコル・コンフィギュレーション

(1)

この翻訳版ドキュメントのメンテナンスは終了しております。

この文書には、古いコンテンツや商標が含まれている場合があります。

最新情報につきましては、次のリンクから英語版の最新資料をご確認ください。

https://www.intel.com/content/www/us/en/programmable/documentation/lit-index.html

Please take note that this document is no longer being maintained. It may contain legacy content and trademarks which may be outdated.

Please refer to English version for latest update at

https://www.intel.com/content/www/us/en/programmable/documentation/lit-index.html

(2)

SV52005-1.2

この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用ください。設計の際には、最新の英語版で内容をご確認ください。

4. Stratix V デバイスのトランシーバ・

プロトコル・コンフィギュレーション

この章では、トランシーバ・チャネルのデータパス、クロッキング・ガイドライン、

チャネル配置のガイドライン、およびStratix^® Vデバイスの各トランシーバの構成でサポートされるプロトコルの機能の簡単な説明を提供します。

Stratix Vデバイスは、トランシーバの物理コーディング・サブレイヤ（PCS）と物理

媒体接続（PMA）は、次の通信プロトコルをサポートする専用回路を備えています。

■ 「10GBASE-R」

■ 4-8ページの「Interlaken」

■ 4-15ページの「PCI Express （PCIe） Gen1、Gen2」

■ 4-29ページの「GIGE」

■ 4-36ページの「XAUI」

f Stratix V デバイスにサポートされるシリアル・プロトコルの完全なリストについて詳

しくは「Upcoming Stratix V Device Features」のドキュメントを参照してください。

f この章は「Altera Transceiver PHY IP Core User Guide」と併用して、Stratix Vのデバイスで、目的のプロトコルのリンクを実装することができます。

表4-1 サポートされている各トランシーバの設定のために、インスタンス化しなけ

ればならないQuartus^®II PHYのIP コアのインスタンス名を示します。

10GBASE-R

この項では、Stratix Vトランシーバを使用して10GBASE- Rのリンクの実装について説明します。 10GBASE- Rのコンフィグレーションで設定した場合、トランシーバ・

チャネル・データパス、クロッキング、およびチャネル配置のガイドラインを提供します。

10GBASE-Rは、IEEE 802.3-2008仕様の節49に定義された10 ギガビット・イーサネット・リンクの特定の物理層の実装です。図4-1に示すように、10GBASE- R PHYは

XGMIIインタフェースを使用して、IEEE802.3メディア・アクセス・コントロール

（MAC）と和解サブレイヤ（RS）を接続します。IEEE 802.3-2008の仕様は、XGMIIインタフェースで10 Gbpsのデータ・レートおよび64B/66Bエンコードで10.3125 Gbps のシリアル回線の速度をサポートするために、各10GBASE- Rのリンクが必要です。

表 4-1. Quartus II PHY の IP コア名 トランシーバ・コンフィギュレー

ション Quartus II PHY の IP コア

10GBASE-R 10GBASE-R PHY

Interlaken Interlaken PCS

PCI Express^®(PCIe^®) PCI Express PHY (PIPE)

XAUI XAUI PHY

December 2010 AIIGX51008-4.0

(3)

図4-1に、OSI参照モデルの10GBASE-R PHYおよび他のサブレイヤー間の関係を示します。

トランシーバ・データパス・コンフィギュレーション

図4-2は、10GBASE- Rのコンフィギュレーションで有効な設定とトランシーバ・ブロックを示します。「Disabled」として示されるブロックは使用されませんが、レイテンシが生じます。「Bypassed」として示されるブロックは使用されず、レイテンシが生じません。

図 4-1. IEEE802.3 MAC と RS に 10GBASE-R PHY の接続

Application Presentation

Session Transport

Network Data Link Physical OSI Reference

Model Layers

Higher Layers LAN CSMA/CD

LAYERS

LLC (Logical Link Control) or other MAC Client MAC Control (Optional) MAC--Media Access Control

Reconciliation

XGMII 32-bit data, 4-bit control (DDR @ 156.25 MHz) 10GBASE-R PCS

Serial PMA

MDI PMD

10.3125 Gbps 10GBASE-R

PHY

Medium

10GBASE-LR, -SR, -ER, or -lRM

(4)

Stratix V デバイスのトランシーバ・プロトコル・コンフィギュレーション 4–3 10GBASE-R

図4-3に、10GBASE- Rのコンフィギュレーションでトランシーバのデータパスを示します。

図 4-2. 10GBASE-R で有効なトランシーバ・ブロック

Lane Data Rate

Number of Bonded Channels

PCS-PMA Interface Width

Gear Box

Block Synchronizer

Disparity Generator/Checker

Scrambler, Descrambler (Mode)

64B/66B Encoder/Decoder

BER Monitor

CRC32 Generator, Checker

Frame Generator, Synchronizer

RX FIFO (Mode)

TX FIFO (Mode)

FPGA Fabric-to-Transceiver Interface Width

FPGA Fabric-to-Transceiver Interface Frequency Transceiver PHY IP

40-Bit 10.3125 Gbps 10GBASE-R PHY IP

None

Enabled

Enabled (Self Synchronous Mode)

Bypassed

Enabled (Clock Compensation Mode)

Enabled (Phase Compensation Mode)

156.25 MHz 64-bit Data 8-bit Control

Enabled

Enabled Enabled

(5)

サポートされた機能

以下のセクションでは、10GBASE-RのコンフィギュレーションでのStratix Vトランシーバでサポートされた機能を説明します。

f 10GBASE- R のPHY IPコントロールと各機能に関連するステータス信号について詳し

くは、「Altera Transceiver PHY IP Core User Guide」の「10GBASE-R PHY IP Core」の章を参照してください。

MAC/RS の 64- ビット・シングル・データ・レート (SDR) インタフェース

IEEE 802.3-2008仕様の 46項は、10GBASE- R PCSおよびイーサネットMAC/ RS間の

XGMIIインタフェースを定義します。 XGMIIインタフェースは、156.25MHzのインタ

フェース・クロックに対する正エッジと負エッジ（DDR）の両方でMAC/ RSとPCS の間でクロックされる4ビット幅の制御文字と32ビットのデータを定義します。

IEEE 802.3-2008仕様で定義されたように、Stratix Vトランシーバは、MAC/ RSに

XGMIIインタフェースをサポートしません。その代わり、図4-4に示すように、MAC/

RSとPCS間の64ビット・データと8ビット・コントロールのSDRインタフェースをサポートします。

図 4-3. 10GBASE-R コンフィギュレーションのチャネル・データパス

Transmitter 10G PCS

Receiver 10G PCS

Transmitter PMA

Receiver PMA FPGA

Fabric

TX FIFORX FIFO Frame Generator CRC32 Generator

CRC32 Checker 64B/66B Encoder and TX SM

64B/66B Decoder and RX SM ScramblerDe-Scrambler Disparity Checker Block Synchronizer

Frame Synchronizer Disparity Generator TX Gear Box RX Gear Box Serializer

Deserializer CDR rx_serial_datatx_serial_data

Parallel Clock Serial Clock Parallel and Serial Clock BER

Clock Divider

Parallel and Serial Clocks (From the ×6 or ×N Clock Lines) Serial Clock

(From the ×1 Clock Lines)

Central/ Local Clock Divider

Parallel and Serial Clocks (Only from the Central Clock Divider)

CMU PLL tx_clkout

rx_clkout tx_coreclk

64-Bit Data 8-Bit Control

66 66

rx_coreclk

40

40 66

66

(6)

64B/66B エンコーディング / デコーディング

10GBASE-RのコンフィギュレーションのStratix VトランシーバはIEEE802.3- 2008仕様の49項に規定されたように、64B/66Bエンコーディングおよびデコーディングをサポートします。 64B/66Bエンコーダは、トランスミッタFIFOから64ビット・データと8ビットのコントロール・コードを受信し、66ビットでエンコードされたデータに変換します。 66ビットでエンコードされたデータは、2つのオーバーヘッドの同期のヘッダー・ビットが含まれ、レシーバPCSはブロック同期とビット・エラー・

レート(BER)を監視するために、使用します。

64B/66Bエンコーディングは、受信データにロックを維持するために、レシーバのク

ロック・データ・リカバリ（CDR）のためのシリアル・データ・ストリームに十分な遷移を保証します。

トランスミッタおよびレシーバのステート・マシン

10GBASE- RのコンフィギュレーションでのStratix Vトランシーバは、IEEE802.3- 2008

仕様の図49-14および図49-15に示すように、送信および受信の状態図を実装しま

す。

10GBASE- R PCSの規則に従って、生データをエンコードに加え、送信状態図は、リ

セットでローカル・フォールト（LBLOCK_T）を送信するだけでなく、10GBASE- R PCSの規則に違反する時に、エラー・コード（EBLOCK_T）を送信するなどの機能を実行します。

10GBASE- R PCSの規則に従って受信データをデコーディングに加え、受信状態図は、

リセットでMAC/ RSにローカル・フォールト（LBLOCK_R）を送信し、10GBASE- R PCSの規則に違反される時にエラー・コード（EBLOCK_R）を代入するなどの機能を実行します。

図 4-4. 10GBASE-R に対する XGMII インタフェース (DDR) と Stratix V トランシーバ・インタフェース (SDR)

TXD/RXD[31:0]

Interface Clock (156.25 MHz)

Interface Clock (156.25 MHz) XGMII Transfer (DDR)

Stratix V Transceiver Interface (SDR) TXC/RXC/[3:0]

TXD/RXD[63:0]

TXC/RXC/[7:0]

D0

{D1, D0} {D3, D2} {D5, D4}

{C1, C0} {C3, C2} {C5, C4}

D1 D2 D3 D4 D5 D6

C0 C1 C2 C3 C4 C5 C6

(7)

ブロック同期

受信データ・ストリームにロックを取得したときに、レシーバPCSのブロック・シンクロナイザを決定します。それは、IEEE 802.3-2008仕様の図49-12に示すように、

ロックの状態図を実装しています。

ブロック・シンクロナイザーは、ブロック同期を達成したかどうかを示すステータス信号を提供します。

自己同期スクランブル / デスクランブル

トランスミッタ/レシーバPCSのスクランブラ/デスクランブラ・ブロックは、IEEE

802.3-2008仕様の49項に説明した自己同期スクランブラ/デスクランブラ多項式の

1 + x39 + x58を実装します。スクランブラ/デスクランブラ・ブロックは、自己同期

であり、初期シードを必要としません。各66ビット・データ・ブロック内の2つのシンクのヘッダー・ビットがなければ、全体のペイロードがスクランブルまたはデスクランブルされます。

BER モニタ

受信機のPCSにおけるBERモニタ・ブロックは、IEEE 802.3-2009 仕様の図49-13に示すように、BERモニタの状態図を実装しています。BERモニタは、リンクのBER スレッショルドに違反されるたびに、MACにステータス信号を提供します。

10GBASE- R のPHY IPコアは、16同期ヘッダのエラーが125ミリ秒のウィンドウ内で

受信されるたびに、高いBERを示すステータス・フラグを提供します。

クロック補正

レシーバPCSデータパスの受信FIFOは、リモート・トランスミッタとローカル・レシーバの間に± 100 PPMの差まで補正するために設計されます。それは、PPMの差に応じて、アイドル(/I/)を挿入し、アイドル(/I/)またはオーダ・セット(/O/)を削除することによって行われます。

アイドルの挿入

レシーバFIFOはクロック・レート・ディスパリティを補正するために、/I/ or /O/

に続いて、8つの/I/コードを挿入します。

アイドル (/I/) またはシーケンス・オーダ・セット (/O/) の削除

レシーバFIFOはクロック・レート・ディスパリティを補正するために、 4つの/I/

コードまたはオーダ・セット (/O/)のいずれかを削除します。次のIEEE802.3-2008 の削除ルールのように実装します。

■ 前述のワードの最上位32ビットは、Terminate /T/の制御文字が含まれていない場合、4つの/I/コードを削除します。

■ 2つの連続の/O/オーダ・セットを受信する場合のみ、1つの/I/コードを削除します。

(8)

トランシーバ・クロッキングおよびチャネル配置のガイドライン

このセクションでは、Stratix Vデバイスでサポートされる10GBASE-Rプロトコルのトランシーバ・クロッキングおよびチャネル配置のガイドラインについて説明します。

トランシーバのクロッキング

図4-5 に、10GBASE-Rのコンフィギュレーションでトランシーバ・クロッキングを示

します。

2つのチャネルPLL （Phase-Locked Loop）の1つまたはトランシーバ・バンクに2つの補助トランスミッタ（ATX）のPLLの一つは、10GBASE- Rチャネルのトランスミッタ・シリアルおよびパラレル・クロックを生成します。表4-2に、10GBASE-Rにサポートされる入力基準クロック周波数、FPGAファブリック・トランシーバのインタフェース幅およびインタフェース周波数を示します。

図 4-5. 10GBASE-R シングル・レーン・コンフィギュレーション

FPGA Fabric

Transmitter PMA

Receiver PMA TX FIFO

RX FIFO Frame Generator CRC32 Generator

64B/66B Dencoder and RX SM Scrambler Descrambler Disparity Checker Block Synchronizer

Frame Synchronizer Disparity Generator TX Gear Box RX Gear Box

64 xgmii_tx_clk (156.25MHz)

xgmii_rx_clk (156.25MHz) 64

Paralell Clock (Recovered) (257.8125 MHz) Paralell Clock (257.8125 MHz)

40

SerializerDeserializer CDR tx_serial_datarx_serial_data

40

BER Monitor Divider

Divider

Clock Divider

Parallel Clock Serial Clock Parallel and Serial Clocks CMU PLL

表 4-2. 10GBASE-R に対する入力基準クロック周波数およびインタフェース・スピード の仕様

入力基準クロック周波数 (MHz)

FPGA ファブリック・

トランシーバ のインタフェース幅

FPGA ファブリック・トラン シーバのインタフェース

周波数 (MHz) ビット・データ、

(9)

トランシーバ・チャネル配置のガイドライン

Stratix Vデバイスは、クロック・マルチプライヤ・ユニット(CMU)チャンネルPLLを

使用してトランシーバ・バンクに5つの10GBASE- Rチャネルを配置することができます。しかし、同じトランシーバ・バンク内に、2つのATX PLLの1つを使用して、

すべての6つのチャンネルを10GBASE- Rのモードに配置することができます。図4-6 に、2つのCMUチャネルのPLLの1つを使用して、トランシーバ・バンクに法的

10GBASE- Rのチャンネル位置を示します。

Interlaken

この項では、Stratix Vトランシーバを使用してInterlakenのリンクの実装について説明します。それは、Interlakenコンフィギュレーションで設定した時に、トランシーバ・チャネル・データパス、クロッキング、およびチャネル配置のガイドラインを提供します。

Interlakenはスケール化可能であり、10から100 Gbps以上の伝送速度を可能にするた

めに、チップ間インタコネクト・プロトコルにデザインします。Stratix Vデバイスは、Interlakenのコンフィギュレーションで伝送速度は最大10.3125 Gbpsまでサポートします。Interlakenのコンフィギュレーション内のすべてのPCSブロックは、

Interlaken Protocol Definition、 Rev 1.2に向けて設計されます。

MegaWizard™Plug - In Managerでは、InterfacesメニューにInterlakenのInterlaken PHY

のIP コアをインスタンス化することによってInterlakenのリンクを実装できます。

トランシーバ・データパス・コンフィギュレーション

図4-7 に、Interlakenのコンフィギュレーションで有効な設定とトランシーバ・ブ

ロックを示します。「Disabled」として示されるブロックは使用されませんが、レイテンシが生じます。「Bypassed」として示されるブロックは使用されず、レイテンシが生じません。

図 4-6. 10GBASE-R コンフィギュレーションでのチャネル配置のガイドライン

Transceiver Bank

CMU PLL (10.3125 Gbps)

10GBASE-R Ch 0 10GBASE-R Ch 1

×1 Clock Line

Transceiver Bank

CMU PLL (10.3125 Gbps)

10GBASE-R Ch 0

×1 Clock Line 10GBASE-R Ch 2

10GBASE-R Ch 3 10GBASE-R Ch 4

10GBASE-R Ch 1 10GBASE-R Ch 2 10GBASE-R Ch 3 10GBASE-R Ch 4

(10)

Stratix V デバイスのトランシーバ・プロトコル・コンフィギュレーション 4–9 Interlaken

図4-8 に、Interlakenコンフィギュレーションのトランシーバ・データパスで使用さ

れるPCSおよびPMAブロックを示します。

図 4-7. Interlaken コンフィギュレーション

Transceiver PHY IP

Lane Data Rate

PCS-PMA Interface Width

Gear Box and Bit Slip

Block Synchronizer

Disparity Generator/Checker

Scrambler, Descrambler (Mode)

BER Monitor

CRC32 Generator, Checker

Frame Generator, Synchronizer

TX FIFO, RX FIFO (Mode)

FPGA Fabric-to-Transceiver Interface Width

FPGA Fabric-to-Transceiver Interface Frequency

40-Bit Interlaken PHY IP

3.125, 5, 6.25, 6.375, 10.3125 Gbps

×1

Enabled

Enabled (Frame Synchronous Mode)

Enabled

Bypassed

Bypassed Enabled

Enabled (Generic Mode)

78.125 to 257.8125 MHz 64-bit Data 1-bit Control Data

Enabled

(11)

サポートされた機能

表4-3 にStratix Vデバイスでサポートされているフレーミング・レイヤ・ファンク

ションを示します。これらのファンクションは Interlaken Protocol Definition、Rev 1.2 に定義されます。

f Interlaken PHYのIPコントロールおよびそれぞれの機能に関連するステータス信号につ

いて詳しくは、「Altera Transceiver PHY IP Core User Guide」の「Interlaken PHY IP Core」の章を参照してください。

図 4-8. Interlaken チャネル・データパス

FPGA Fabric

Transmitter PMA

Receiver Receiver PMA TX FIFO

RX FIFO Frame Generator CRC32 Generator

64-Bit Data 64-Bit Data

Paralell Clock (Recovered) Paralell Clock

40

SerializerDeserializer CDR tx_serial_datarx_serial_data 1-Bit Control

1-Bit Control 40

tx_user_clk

rx_user_clk

Clock Divider

Parallel Clock Serial Clock Parallel and Serial Clocks CMU PLL

表 4-3. コンフィギュレーションでサポートされる機能

機能 サポート

ブロック同期 v

64B/67B フレーミング v

±96ビットのディスパリティ・メンテナンス v フレーム同期スクランブリングとデスクランブル v

ワード・クロックの補正のスキップ v

診断ワードの生成とレーン・データ完全性のCRC- 32チェック v

(12)

ブロック同期

レシーバPCSのブロック・シンクロナイザーは、64B/67Bワード境界のロックを実現し、維持します。このブロックは、データ・ストリーム内の有効な同期ヘッダ・

ビットを検索し、64の連続法的な同期パターンが検出された後のロックを実現します。64B/67Bワード境界のロックが達成された後、無効な同期ヘッダ・ビットは継続的に監視され、フラグします。64の連続する単語の境界内で16以上の無効な同期ヘッダのビットが見つかった場合、ブロック・シンクロナイザーは、有効な同期ヘッダ・ビットのためにロック状態と再度検索をデアサートします。

ブロック・シンクロナイザーは、Interlaken Protocol Definition v1.2の図13に示すフロー図を実装し、FPGAファブリックにワード・ロックのステータスを提供します。

64B/67B フレーミング

フレーム・ジェネレータではInterlaken Protocol Definition v1.2で説明したように、

64B/67B エンコーディングを実装し、そしてメータ・フレームに送信データをマップします。メータ・フレーム長は5から最大8191の8バイト・ワードにプログラムします。

1 メータ・フレームの長さはトランスミッタとレシーバの両方に同じ値にプログラムされることを確認してください。.

フレーム・シンクロナイザはメータ・フレームの境界を区別し、同期、スクランブラ・ステート、スキップ、および診断の各フレーミング・レイヤのコントロール・

ワードを検索します。4回連続する同期ワードが同定されているときに、フレーム・

シンクロナイザは、フレーム・ロックされた状態を実現しています。後続のメータ・

フレームは有効な同期とスクランブラ・ステート・ワードのためにチェックされます。4つの連続した無効な同期ワードまたは3回連続不一致スクランブラ・ステート・ワードが受信されている場合、フレーム・シンクロナイザーは、フレーム・

ロックを失います。さらに、フレーム・シンクロナイザーは、FPGAファブリックにレシーバのメータ・フレームのロック・ステータスを提供します。

ランニング・ディスパリティ

ディスパリティ・ジェネレータは、± 96ビット境界のランニング・ディスパリティを維持するために、各送信されたワード内のビットのセンスを反転させます。

Interlaken Protocol Definition Revision 1.2の表4に説明したように、それはビット位置 66にフレーミング・ビットを供給します。フレーミング・ビットは、そのワードのビットが反転されているかどうかを識別するために、ディスパリティ・チェッカーが有効になります。

フレーム同期スクランブル／デスクランブル

トランスミッタ／レシーバPCSのスクランブル／デスクランブル・ブロックは、スクランブル/デスクランブルされていない64B/67Bフレーミング・ビットと同様に、

Interlaken Protocol Definition Revision 1.2ごとのクランブラ/デスクランブラ多項式 x58 + x39 + 1 とスクランブラ・ステート・ワードを実装します。Interlaken PHYのIPコアは、自動的に、１つレーンあたりのランダムな線形フィード・バック・シフト・レジスタ（LFSR）の初期シードの値をプログラムします。

Interlaken Protocol Definition Revision 1.2の図1に示すステート・フローで説明されたように、レシーバPCSは、メータ・フレームでスクランブラを同期します。

(13)

フレーム・シンクロナイザーは、Avalon^® Memory-Mappedの管理インタフェースを使用して、全セットのエラーとパフォーマンスの監視ポートを搭載し、ステータス・

ビットをレジスタします。レシーバに可能なポート、フレーム・ロック・ステータス、およびエラー検出CRC（Cyclic Redundancy Check）のポートはFPGAファブリックに使用可能です。Avalon Memory-Mappedの管理インタフェースはワード境界をロック、フレームのロック・ステータス、同期ワードのエラー検出、スクランブラの不一致エラー、およびCRC- 32エラー検出ステータス・レジスタのビットで追加機能を提供します。

リピータ・アプリケーションのクロック補正

レシーバInterlaken PCSデータパスのレシーバFIFOは、5～8191ワードの間のメータ・フレームの長さを使用して、リモート・トランスミッタとローカル・レシーバ

の間で± 100 PPMの差を補償することが可能です。Interlakenは、PPMの違いに応じ

て、出力トラフィックにスキップする単語を挿入することおよび静かに入力トラフィックにスキップする単語を削除することにより、リピーター・アプリケーション用のクロック補正を採用します。

スキップ・ワードの挿入

フレーム・ジェネレータは、クロック・レート補正のためのスクランブラ・ステータスの単語に続き、すべてのメータ・フレームと必須のスキップ単語を生成し、送信FIFOの容量の状態に基づいて単語スキップの追加を生成します。

スキップ・ワードの削除

フレーム・シンクロナイザは、静かに受け取るスキップ・ワードを破棄します。

レーンのデータ整合性に対する診断ワードの生成とチェック (CRC-32)

CRC-32ジェネレータは各メータ・フレームのCRCを計算し、メータ・フレームの診

断ワードにそれを追加します。CRC- 32チェッカは、レーンCRC- 32エラーをチェックするに加えて、診断ワードのビット32位置でのリンク・ステータス・メッセージ、およびビット- 33位置でのレーン・ステータス・メッセージを取得します。また、CRC-32エラー・フラグはFPGAファブリックに提供されます。

(14)

トランシーバ・クロッキングおよびチャネル配置のガイドライン

このセクションはStratixVデバイスでサポートされるInterlakenプロトコルのトランシーバ・クロッキングおよびチャネル配置のガイドラインを説明します。

トランシーバのクロッキング

現在のInterlakenプロトコルは、シングル・レーン・クロッキング（非結合コンフィ

ギュレーション）だけをサポートします。図4-9 に、シングル・レーンのInterlaken コンフィギュレーションで利用可能なクロック・リソースを示します。

CMU PLLまたはATX PLLは、6チャネルのトランシーバ・バンク内で最大5つの

Interlakenチャンネルにするためのクロックを提供することがあります。

図 4-9. Interlaken シングル・レーンのコンフィギュレーション

FPGA Fabric

Transmitter PMA

Receiver Receiver PMA

TX FIFORX FIFO Frame Generator CRC32 Generator

64 64

Paralell Clock (Recovered) Paralell Clock

40

SerializerDeserializer CDR tx_serial_datarx_serial_data 1-bit Ctrl/Data

1 bit Ctrl/Data 40

tx_user_clk

rx_user_clk

Clock Divider

Parallel Clock Serial Clock Parallel and Serial Clocks CMU PLL/ ATX PLL

(15)

トランシーバ・チャネル配置のガイドライン

Stratix Vデバイスは、トランシーバ・バンク内に最大5つのInterlakenチャンネルを

配置することができます。図4-10に、ATX PLLまたはCMU PLLを使用するときに、

トランシーバ・バンク内の法的なInterlakenチャネルの位置を示します。

1 ATX PLLをイネーブルするために、Interlaken PHY IPのBonded Group Sizeパラメータに最小6のボンド・サイズを選択する必要があります。また、Quartus II Assignment

Editorで、ATX PLLを選択する必要があります。

f チャネル配置のガイドラインについて詳しくは、「Transceiver Clocking in Stratix V Devices」の章の「Internal Clocking」のセクションを参照してください。

図 4-10. Interlaken コンフィギュレーションでのチャネル配置のガイドライン

Ch 5

Ch 4

Ch 3

CMU PLL

Interlaken Lane 0 Interlaken Lane 2

×1 Clock Line Interlaken Lane 3

Interlaken Lane 4 Interlaken Lane 5 Within a Transceiver Bank

Ch 5

Ch 4

Ch 3

Interlaken Lane 0 Interlaken Lane 2

Interlaken Lane 1

×1 Clock Line Interlaken Lane 3

CMU PLL Interlaken Lane 5

When you use a CMU PLL:

Within a Transceiver Bank

When you use an ATX PLL:

Interlaken Ch 2 Interlaken Ch 3 Interlaken Ch 4 Interlaken Ch 5

ATX PLL

Interlaken Ch 0 Interlaken Ch 1

Interlaken Ch 2 Interlaken Ch 3 Interlaken Ch 4 Interlaken Ch 5

ATX PLL

Interlaken Ch 0 Interlaken Ch 1

(16)

Stratix V デバイスのトランシーバ・プロトコル・コンフィギュレーション 4–15 PCI Express （PCIe） Gen1、Gen2

PCI Express （PCIe） Gen1、Gen2

PCIe仕様バージョン2.0は、両方のGen1（2.5 Gbps）およびGen2（5 Gbps）の信号レートで、PCIe準拠物理層デバイスの実装の詳細を提供します。

Stratix VデバイスはPCIeハードIPブロックを内蔵しており、これを使用してPCIeプ

ロトコル・スタックのPHY-MAC層、データ・リンク層、およびトランザクション層を実装することができます。 PCIeハードIPブロックは、Stratix Vデバイス内に Embedded Hardcopy Blockに格納されます。PCI Express準拠のPHYを実装するには、

PCIeコンフィギュレーションでのStratix Vトランシーバを構成します。PCIeハード IPブロックをイネーブルにすると、トランシーバは、これのハードIPブロックをインタフェースします。それ以外の場合、トランシーバはFPGAファブリックに直接インタフェースします。

以下の通りの方法でPCIe動作コンフィギュレーションのStratixVトランシーバをコンフィギュレーションすることができます。

■ PCI Express用のPHYインタフェース（PIPE）—PCIeハードIPブロックをディセーブル

■ PCIe compiler—ハードIPブロックをイネーブル

f PCIeハードIPのアーキテクチャおよびPCIeハードIPをイネーブル時の許可されたPCIe のコンフィギュレーションについて詳しくは、「PCI Express Compiler User Guide」を参照してください。

Stratix Vデバイスは、PIPEコンフィギュレーションのGen1 および Gen2のデータ・

レートをサポートします。 Gen2のデータ・レートに設定すると、Stratix Vトランシーバは、Gen2とGen1のライン・レートの間の動的な切り替えを可能にします。2つのライン・レートの間の動的切り換え機能は、リンク・トレーニング中の速度ネゴシエーションのために不可欠です。

Stratix Vトランシーバは、2.5Gbpsと5Gbpsの両方のデータ・レートの×1, ×4, および

×8のレーン・コンフィギュレーションをサポートします。 PCIe ×1 コンフィギュレーションでは、各チャネルのPCSおよびPMAブロックは独立にクロックされて、リセットされます。 PCIe ×44および×8コンフィギュレーションでは、4レーンおよび8 レーンのPCIeリンクに対するチャネル結合がサポートされます。これらの結合チャネル・コンフィギュレーションでは、すべての結合チャネルのPCSおよびPMAブロックが共通のクロックおよびリセット信号を共用します。

トランシーバ・データパス・コンフィギュレーション

図4-11 に、PIPEコンフィギュレーションで許容されるトランシーバのコンフィギュ

レーションを示します。

(17)

トランシーバ・データパスのクロッキングは、非結合（×1）コンフィギュレーションと結合（×4および×8）コンフィギュレーションで異なります。

PIPEの異なるコンフィギュレーションでのトランシーバ・データパスのクロッキングについて詳しくは、 4-23ページの「トランシーバのクロッキング」を参照してください。

図 4-11. PIPE コンフィギュレーションにおける Stratix V トランシーバ

図4-11の注：

(1) PCSハードIPのインタフェースに適用されます。PCS- FPGAファブリック・インタフェースの周波数は250 MHzに制限されま す。

Bonded Data Rate

PMA-PCS Interface Width

Word Aligner (Pattern)

Rate Match FIFO

PCIe hard IP

Byte SERDES

PCS-hard IP or

PCS-FPGA Fabric Interface Width PCS-hard IP or

PCS-FPGA Fabric Interface Frequency Reference Clock

10-Bit

Automatic Synchronization

State Machine (/K28.5/K28.5-/)

Disabled

8-Bit

250 MHz Enabled

Transceiver PHY IP _PIPE

x1, x4, x8 x1, x4, x8

10-Bit

Automatic Synchronization

State Machine (/K28.5/K28.5-/)

Enabled

Enabled Enabled

Enabled Disabled Enabled Disabled

Enabled Disabled

8-Bit 16-Bit

250 MHz 125 MHz

Disabled

8-Bit

500 MHz (1)

Enabled

16-Bit

250 MHz

2.5 Gpbs for Gen1 5.0 Gbps for Gen2

100/125 MHz 100/125 MHz

(18)

トランシーバ・チャネルのデータパス

図4-12 に、PCIeコンフィギュレーションにおけるStratix Vトランスミッタ・チャネ

ルおよびレシーバ・チャネルのデータパスを示します。

f トランスミッタ・データパスのブロックについて詳しくは、「Transceiver Architecture in Stratix V Devices」の章を参照してください。

サポートされた機能

表4-4 に、2.5Gbpsおよび5Gbpsのデータ・レートにコンフィギュレーションされた

PCIeコンフィギュレーションでサポートされる機能を示します。

図 4-12. PCIe コンフィギュレーションにおける Stratix V トランスミッタ・チャネルのデータパス

RX Phase Compensation FIFOTX Phase Compensation FIFO Byte Ordering Byte Deserializer Byte Serializer 8B/10B Decoder 8B/10B Encoder TX Bit Slip

Rate Match FIFO

Receiver PCS Receiver PMA

Deskew FIFO Word Aligner Deserializer CDR rx_serial_datatx_serial_data

Transmitter PCS Transmitter PMA

Serializer

PCI Express Hard IP

FPGA Fabric

PIPE Interface

表 4-4. PCIe コンフィギュレーションでサポートされた機能

特長 Gen1

(12.5 Gbps) Gen2 (5 Gbps)

×1、×4、 ×8 リンク・コンフィギュレーション v v

PCIe準拠同期ステート・マシン v v

±300 ppm（合計600 ppm）のクロック・レート補償 v v

8ビットFPGAファブリック-トランシーバ・インタフェース v — 16ビットFPGAファブリック-トランシーバ・インタフェース v v トランスミッタ・バッファelectrical idle v v

受信検出 v v

準拠パターン送信時に8B/10Bエンコーダ・ディスパリティ制御 v v

パワー・ステート管理 v v

レシーバ・ステータス・エンコーディング v v

2.5Gbpsと5Gbpsのデータ・レート間の動的切り換え — v

差動出力電圧制御について動的に選択可能なトランスミッタ・マージン — v

-3.5dBと-6dBに動的選択が可能なトランスミッタ・バッファ・ディエン

ファシス — v

(19)

PIPE 2.0 インタフェース

PCIeコンフィギュレーションでは、各チャネルに、PHY-MAC層とトランシーバ・

チャネルPCSおよびPMAブロックの間でデータ、制御信号、およびステータス信号を転送するPIPEインタフェース・ブロックが設けられています。PIPEインタフェース・ブロックはPIPE2.0仕様に準拠します。PIPEハードIPブロックを使用する場合、

PHY-MAC層がハードIPブロック内に実装されます。PIPEコンフィギュレーションを

使用する場合、FPGAファブリック内にソフトIPを使用して、PHY- MAC層を実装する必要があります。

1 PIPEインタフェース・ブロックはPIPEコンフィギュレーションでのみ使用され、バイパスすることはできません。

PIPEインタフェース・ブロックは、PHY-MAC層とトランシーバの間でデータ、制御信号、およびステータス信号を転送することに加えて、PCIe準拠物理層デバイスに要求される以下の機能を実装します。

■ トランスミッタ・バッファを強制的にelectrical idle状態にします。

■ 受信検出シーケンスを開始します。

■ 準拠パターン送信時に8B/10Bエンコーダ・ディスパリティ制御をコントロールします。

■ PCIeパワー・ステートを管理します。

■ 受信検出やpipe_phystatus信号上のパワー・ステート遷移など、各種のPHY動作の完了を示します。

■ PCIe仕様に規定されているとおり、pipe_rxstatus[2:0]信号にレシーバ・ステータスおよびエラー状態をエンコードします。

PCI Express Gen2 (5 Gbps) のサポート

PIPEコンフィギュレーションは、5Gbpsのデータ・レートにコンフィギュレーションした場合、以下の追加機能をサポートします。

■ 2.5Gbpsと5Gbpsの信号レート間の動的切り換え

■ 差動出力電圧制御のためにトランスミッタ・マージンの動的な選択

■ -3.5dBと-6dBのトランスミッタ・バッファ・ディエンファシスの動的な選択

Gen1（2.5Gbps）と Gen2（5Gbps）の信号レート間の動的切り換え

PIPEコンフィギュレーションでは、PIPE MegaWizard™ Plug-In Managerは、機能的に PCIe仕様で指定されたRATE信号と等価な入力信号（pipe_rate）を提供しています。

入力信号（pipe_rate）のLowからHighへの遷移によって、Gen1からGen2へのデータ・レート切り換えが開始されます。入力信号のHighからLowへの遷移によって、Gen2からGen1へのデータ・レート切り換えが開始されます。Gen1とGen2の間のデータ・レート切り換えは、トランシーバ・インタフェース幅を16ビットの一定値に保ちながらトランシーバ・データパスのクロック周波数を250MHzと500MHzの間で切り換えることによって行われます。

(20)

f 入力信号を使用する方法について、およびレート・スイッチのイベントとステータス信号のシーケンスを示すタイミング図について詳しくは、「Altera Transceiver PHY IP Core User Guide」の「PCI Express PIPE PHY IP Core」の章を参照してください。 Gen1およびGen2のデータ・レートとの間でスイッチングするときの電力ステート要件については、PCIe Base Specification 2.0を参照してください。

トランスミッタの電気的アイドルの生成

electrical idle入力信号にアサートされるとStratix VデバイスのPIPEインタフェース・

ブロックは、そのチャネルのトランスミッタ・バッファをelectrical idle状態にします。electrical idle中、トランスミッタ・バッファの差動およびコモン・コンフィギュレーションの出力電圧レベルは、PCIeのGen1とGen2の両方のデータ・レートについてPCIeベース仕様2.0に準拠します。

PCIe仕様では、トランスミッタ・バッファは特定のパワー・ステートではelectrical idleになっていることが要求されます。さまざまなパワー・ステートで要求される入力信号レベルについて詳しくは、「パワー・ステート管理」を参照してください。

f electrical idle入力信号およびトランスミッタ・バッファ・ステートについて詳しくは、

「Altera Transceiver PHY IP Core User Guide」の「PCI Express PIPE PHY IP Core」の章を参照してください。

パワー・ステート管理

PCIe仕様で、物理層デバイスが消費電力を最小限にするためにサポートしなければならない4種類のパワー・ステート（P0、P0s、P1、およびP2）が定義されています。

■ P0は通常動作状態で、この場合、パケット・データはPCIeリンク上で転送されます。

■ P0s、P1、およびP2は低パワー・ステートで、物理層は消費電力を最小化するた

めにPHYMAC層の指示に従って、このステートに遷移しなければなりません。

StratixVトランシーバのPIPEインタフェースには、PIPEコンフィギュレーションに

コンフィギュレーションされた各トランシーバ・チャネルについて、入力ポートが設けられています。

f パワー・ステートを操作するための入力信号とステータス信号について詳しくは、

1 P0パワー・ステートからより低いパワー・ステート（P0s、P1、P2）に遷移する場合、PCIe仕様で、物理層デバイスに省電力手段を実装することが要求されます。

StratixVトランシーバは、より低いパワー・ステートでトランスミッタ・バッファを

electrical idleにすること以外は、これらの省電力手段を実装しません。

準拠パターンの送信サポートに対する 8B/10B エンコーダの使用

リンク・トレーニングおよびステータス・ステート・マシン（LTSSM）ステート・

マシンをポーリング準拠状態に入るときに、PCIeトランスミッタは、準拠のパターンを送信します。ポーリング準拠サブステートは、トランスミッタがPCIeの電圧およびタイミング仕様に電気的に準拠しているかどうかを評価することです。

(21)

f 準拠パターンの送信サポートのために必要な8B/10B信号の詳細については、

Electrical Idle Inference のレシーバ

PCIeプロトコルでは、アナログ回路を使用してelectrical idle状態を検出する代わりに、レシーバでelectrical idle状態を推測することができます。

すべてのPIPEコンフィギュレーション（×1、×4、および×8）について、各レシーバ・チャネルPCSにオプションで、PCIeベース仕様2.0に規定されたelectrical idle inference条件を実装するよう設計されたelectrical idle inferenceモジュールが用意されています。

レシーバ・ステータス

PCIe仕様で、PHYは、3ビットのpipe_rxstatus[2:0]ステータス信号上にレシーバ・ステータスをエンコードすることが要求されます。このステータス信号は、

PHY-MAC層でその動作のために使用されます。 PIPEインタフェース・ブロックは、

トランシーバ・チャネルPCSおよびPMAブロックからステータス信号を受信し、

FPGAファブリックへの pipe_rxstatus[2:0]信号上にこのステータスをエンコードします。pipe_rxstatus[2:0]信号上のステータス信号のエンコーディングは、PCIe 仕様に準拠します。

f pipe_rxstatus[2:0]信号上のステータス信号のエンコーディングについて詳しくは、

受信検出

StratixVGトランシーバのPIPEインタフェース・ブロックには、LTSSMのサブステー

トを検出中に、PCIeプロトコルが必要とする受信検出動作のために入力信号

(pipe_txdetectrx_loopback)が用意されています。P1パワー・ステート時に、

pipe_txdetectrx_loopback信号がアサートされると、PCIeインタフェース・ブロックは、そのチャネル内のトランスミッタ・バッファに対し受信検出シーケンスを開始するようなコマンド信号を送信します。P1パワー・ステートではトランスミッタ・バッファは、常にelectrical idle状態でなければなりません。受信検出回路は、このコマンド信号を受信した後、トランスミッタ・バッファの出力にステップ電圧を生成します。アクティブなレシーバ（PCIe入力インピーダンス要求に適合するもの）

が遠端に存在している場合、トレース上のステップ電圧の時定数は、レシーバが存在しない場合のステップ電圧の時定数よりも大きくなります。受信検出回路は、トレース上に現れるステップ電圧の時、定数を監視し、レシーバが検出されたかどうかを判断します。受信検出回路の監視は、動作のために125 MHzのクロックが必要で、これはfixedclkポートにドライブする必要があります。

1 受信検出回路を確実に動作させるために、シリアル・リンク上のAC結合コンデンサおよびシステムで使用しているレシーバの終端値は、PCIeベース仕様2.0に準拠していなければなりません。

PIPEコアは、1ビットのPHYのステータス(pipe_phystatus)と3ビットの受信ステータス信号(pipe_rxstatus[2:0])を提供し、PIPE2.0の仕様ごとのように、受信機

(22)

f 入力信号と受信機の検出に関連するステータス信号の詳細については、「Altera Transceiver PHY IP Core User Guide」の「PCI Express PIPE PHY IP Core」の章を参照してください。

最大 300 Gps のクロック・レート補償

PCIeプロトコルに準拠して、Stratix Vのレシーバ・チャンネルは、アップストリーム・トランスミッタ・クロックとローカル・レシーバ・クロック間の最大±300 PPM のわずかなクロック周波数の違いを補償するために、レート・マッチFIFOを備えます。

f PCIeコンフィギュレーションにおけるレート・マッチFIFOの動作について詳しくは、

「Transceiver Architecture in Stratix V Devices」 の章を参照してください。

f レート・マッチFIFOのステータス信号とレジスタについて詳しくは、「Altera Transceiver PHY IP Core User Guide」の「PCI Express PIPE PHY IP Core」の章を参照してください。

PCIe リバース・パラレル・ループバック

PCIeリバース・パラレル・ループバックは、Gen1およびGen2データ・レートの PCIe動作コンフィギュレーションでのみ使用できます。図4-13に示すように、受信したシリアル・データは、レシーバCDR、デシリアライザ、ワード・アライナ、およびレート・マッチFIFOバッファを通過します。その後、トランスミッタ・シリアライザにループバックされ、トランスミッタ・バッファを通って送り出されます。受信データは、ポートを通じてFPGAファブリックでも使用できます。このループバック・モードは、PCIe仕様2.0に準拠しています。Stratix Vデバイスは、これのループバックをイネーブルするために、入力信号を提供します。

1 これは、PIPEコンフィギュレーションでサポートされる唯一のループバック・オプションです。

図 4-13. PCIe リバース・パラレル・ループバック・モードのデータパス（グレー表示されたブロックは、こ のモードではアクティブになりません）

RX Phase Compensation FIFOTX Phase Compensation FIFO Byte Ordering Byte Deserializer Byte Serializer 8B/10B Decoder 8B10B Encoder

Rate Match FIFO

Receiver PCS Receiver PMA

Deskew FIFO Word Aligner Deserializer CDR

Transmitter PCS Transmitter PMA

Serializer

Reverse Parallel Loopback Path

PCI Express Hard IP

FPGA Fabric

PIPE Interface

(23)

トランシーバ・クロッキングおよびチャネル配置のガイドライン

ここでは、PIPEコンフィギュレーションのトランシーバ・クロッキングおよびチャネル配置ガイドラインについて説明します。

1 PIPE Gen1コンフィギュレーションの場合、ATX PLLは、現在、100 MHzの基準クロッ

クはサポートされていません。

Transceiver Channel Placement Guidelines

表4-5 に、×1、×4、および×8のボンディング・コンフィギュレーションでPIPEチャ

ネルの物理的な配置を示します。Quartus IIソフトウェアは、自動的にデータのチャンネルと異なるチャンネルでCMU PLLを配置します。

PIPE ×1コンフィギュレーションの場合、チャネルは、送信PLLが含まれているトラ

ンシーバ・バンク内にどこでも配置できます。図4-14 および図4-15に、PIPE ×1および×8コンフィギュレーションに対するチャネル配置の例を示します。

表 4-5. PIPE コンフィギュレーションのチャネル配置 コンフィギュ

レーション チャネル配置のデータ CMU PLL を使用するチャネルの活用

(1) ATX PLL を使用する チャネルの活用 (1)

×1 任意のチャネル 2 1

×4 隣接するチャネル 5 4

×8 隣接するチャネル 9 8

表4-5の注：

(1) Quartus IIソフトウェアでの配置は、このように高いチャネルを使用する結果、デザインと異なる場合があります。

図 4-14. CMU PLL を使用して PIPE ×1 のチャネル配置の例 (注 1)、(2)、(3)

Ch5

Ch4

Ch3

Ch2

Ch0 Ch1

CMU PLL

Master

Transceiver Bank Transceiver Bank

Ch5

Ch4

Ch3

Ch2

Ch0 Ch1 CMU PLL

PCI Express PHY (PIPE) ×4

PCI Express PHY (PIPE) ×4 PCI Express PHY (PIPE) ×4

PCI Express PHY (PIPE) ×4 Ch5

CMU PLL

Master

Master Ch3 Ch4

Ch2

Ch1

Ch0

Ch5

CMU PLL Ch3 Ch4

Ch2

Ch1

Ch0 Stratix V Device

(24)

トランシーバのクロッキング

ここでは、PIPEに対するトランシーバ・クロッキングのコンフィギュレーションについて説明します。

PIPE ×1 コンフィギュレーション

図4-16 に、PIPE ×1コンフィギュレーションにおけるトランシーバ・クロッキング・

コンフィギュレーションを示します。

シリアル・クロックはデータ・チャネルと異なるチャネルにCMU PLLによって提供されます。データ・チャネルのローカル・クロックのディバイダ・ブロックは、この高速クロックからパラレル・クロックを生成し、PMAとデータ・チャネルのPCS に両方のクロックを分配します。

図4-14の注：

(1) 青色で陰影チャネルは高速シリアル・クロックを提供します。

(2) 灰色で陰影チャネルはデータ・チャネルです。

(3) Quartus IIソフトウェアは、自動的にトランシーバ・バンク内のチャネル1またはチャネル4のいずれかでクロック・ジェネ

レータとマスタ・チャンネルを配置します。

図 4-15. CMU PLL を使用して PIPE ×8 のチャネル配置の例 (注 1)、 (2)

図4-15の注：

(1) 青色で陰影チャネルはシリアル・クロックを提供します。

(2) 灰色で陰影チャネルはデータ・チャネルです。

図 4-14. CMU PLL を使用して PIPE ×1 のチャネル配置の例 (注 1)、(2)、(3)

Ch5 Ch4 Ch3 Ch2

Ch0 Ch1

CMU PLL

Master

Ch5 Ch4 Ch3 Ch2

Ch0 Ch1

Ch5 Ch4 Ch3 Ch2

Ch0 Ch1

Master

Ch5 Ch4 Ch3 Ch2

Ch0 Ch1 CMU PLL

PCI Express PHY (PIPE) ×8

PCI Express PHY (PIPE) ×8 PCI Express PHY (PIPE) ×8

PCI Express PHY (PIPE) ×8 Ch5

CMU PLL

Master Ch3 Ch4

Ch2 Ch1

Ch0

Ch5

Ch3 Ch4

Ch2 Ch1 Ch0 Stratix V Device

Ch5

Master Ch3 Ch4

Ch2 Ch1

Ch0

Ch5

CMU PLL Ch3 Ch4

Ch2 Ch1 Ch0 Stratix V Device