第 9 章 Timer 69
22.11 DPM (Dual Port Memory)
22.11.2 Event Input
第22章 Responsive Link
Control Register for Event Output
offset address 0xFFFE_F40X
From Addr. To Addr.
DMA Counter Current Packet Number
mode dreq int
0x0 0x4 0x8
図22.10: Event Out Control Register
DPM制御レジスタ
DPMの制御レジスタ（図22.10参照）に以下を設定することで，送信の制御を行う．
制御レジスタ (r/w)
• Mode0: mode bitに0を設定．すべてのパケットにheadrとtrailerを付加する．
• Mode1: mode bitに1を設定．最後に共通のheaderとtrailerを付加する(すべてのパケットの宛先が同一 となる)．
• Int: 本ビットを1に設定すると，終了時にEOP(End Of Packet)割り込みを生成する．
• Dreq: 本ビットを1に設定すると，DMA Counterに設定した回数分だけDMAを行う．
• From Addr: 設定されたword address −1のアドレスにDPMのプロセッサバス側からデータが書かれた
瞬間にDPMからLink0に対して出力を開始する．
• To Addr: 設定されたword address−1のアドレスにDPM のプロセッサバス側からデータが書かれた瞬 間にDPMからLink0に対して出力を開始する．
DMA Counter (r/w) DMAの回数を指定する
Current Packet Number (r)現在送信されているパケット番号（図22.9のpayload番号に相当）を示す
際にはFrom Addrには意味がない．）
あるいは，Mode0を使用し，From Addrを0x1f(byte address 0x3c)に設定しTo Addrを0x2f(byte address: 0x7c) に設定し，さらにDMACをcontinuous modeで使用すると，Payload0〜3の領域とPayload4〜7の領域を使用して，
主記憶等に用意したDPMよりも大きなメモリ領域（サイクリックバッファ等）に対して，受信データをハードウェア のみで連続的に自動受信することができる．（DPMのアドレスデコードの範囲内では，シャドウアドレスでもCSが生 成されDPMにアクセスできるように設計しているため．）
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第22章 Responsive Link
DPM for Event Input
Mode0 Mode1
Source Addr. Destination Addr.
Payload 0
Control & Status
Source Addr. Destination Addr.
Payload 1
Control & Status
Source Addr. Destination Addr.
Payload 2
Control & Status
Source Addr. Destination Addr.
Payload 4
Control & Status
Source Addr. Destination Addr.
Payload 5
Control & Status
Payload 0
Source Addr. Destination Addr.
Control & Status
Payload 1 Payload 2
offset address 0xC000_00XX
0x00
0x10
0x20
0x00
0x08
0x10
0x60 Source Addr. Destination Addr.
Payload 3
Control & Status
Source Addr. Destination Addr.
Payload 6
Control & Status
Source Addr. Destination Addr.
Payload 7
Control & Status 0x30
0x40
0x50
0x60
0x70
Payload 3 Payload 4 Payload 5
0x18
0x20
0x28
Payload 6 Payload 7
0x30
0x38
Source Addr. Destination Addr.
Control & Status 0x40
Source Addr. Destination Addr.
Control & Status 0x48
Source Addr. Destination Addr.
Control & Status 0x50
Source Addr. Destination Addr.
Control & Status 0x58
Source Addr. Destination Addr.
Control & Status 0x68
Source Addr. Destination Addr.
Control & Status 0x70
Source Addr. Destination Addr.
Control & Status 0x78
図
for Event Input
From Addr. To Addr.
Current Packet Number
mode dreq int
0x0 0x4 0x8
Packet Valid Status 0xC
0xFFFE_F00X
図22.12: Event in control register
DPM制御レジスタ
DPMの制御レジスタ（図22.12参照）に以下を設定することで，受信の制御を行う．
制御レジスタ (r/w)
• Mode0: mode bitに0を設定．すべてのパケットそれぞれにheaderとtrailerが付加された状態でDPMに 受信される．
• Mode1: mode bitに1を設定．ヘッダとペイロードを図22.11のように分離して受信．
• Int: 本ビットを1に設定すると，受信終了時にプロセッサに受信完了割り込みを発生する．
• Dreq: 本ビットを1に設定すると，From AddrかTo Addrに設定したword address−1にパケットを受 信した際に，DMAに対してDREQを発生する．
• From Addr: 設定されたword address−1のアドレスにDPMのResponsive Link側からデータが書かれ た瞬間にDPMからプロセッサバス側に対して出力を開始する．
• To Addr: 設定されたword address−1のアドレスにDPMのResponsive Link側からデータが書かれた瞬 間にDPMからプロセッサバス側に対して出力を開始する．
Current Packet Number (r)現在送信されているパケット番号（図22.11のpayload番号に相当）を示す Packet Valid Status ハードウェアデバッグ用レジスタ