dB
Ideal Sub-sampling CT DSM Ideal DT DSM
Ideal sub-sampling CT Verilog-A
図6.4 ΔΣAD変調回路のSNDR比較
デリングされた等価離散時間ΔΣAD変調回路のSNDRの比較は図6.4で表示される.
図6.4の結果からMatlabによるモデリングされた連続時間サブサンプリングΔΣAD変調回路の
SNDR,またMatlabによるモデリングされた等価離散時間ΔΣAD変調回路のSNDRはほぼ一致し
ていることが分かった. またオーバーサンプリングレートが低い場合,３つのモデリングされた変調 回路のSNDRはほぼ一致しており,オーバーサンプリングが高い場合,Verilog-Aによるモデリングさ れた連続時間サブサンプリングΔΣAD変調回路のSNDRのほうが低い,それはSPICEシミュレー ションによる回路の時間解析の場合の精度とデータの取り方によるものと考えられる.
6.1.3 トランジスタレベルの変調回路システム設計
連続時間サブサンプリングΔΣAD変調回路の全ての回路素子をVerilo-Aによるモデリングされた システム設計と解析を行った後,回路素子をMOSトランジスタレベルの回路に置き換え,システムの 解析結果を述べる.
ループフィルタをトランジスタ回路に置き換えたシステム解析
連続時間サブサンプリングΔΣAD変調回路の中で最も重要な素子であるバンドパスループフィ
ルタを5.1.2節で紹介した図5.13で示した本研究で提案した低消費電力バンドパスフィルタを用い
て,Verilog-Aでモデリングされたループフィルタを置き換え,回路解析を行った. 変調回路の設計に応
じ,周波数解析（AC解析ではなく,入力信号の周波数を変えて,時間解析で出力信号のゲインをグラ フにした解析である. ）で得られたループフィルタのQ値はQ≈40である.
図6.5が連続時間サブサンプリングΔΣAD変調回路のループフィルタをMOSトランジスタで構 成した提案した低消費電力バンドパスフィルタに置き換えた場合の変調回路の時間解析結果となる. Doutp, Doutnは変調された出力デジタル信号である.
Voutp
Voutn Vclk
図 6.5CMOSループフィルタで構成したΔΣAD変調回路の時間解析結果
図6.6は図6.5で得られたデジタル出力をFFT計算によって求められた変調回路の出力パワースペ クトラムである. 同様に帯域内(fin= 3/4fs)のノイズがシェーピングされたことが確認できた.
0.5 0.55 0.6 0.65 0.7 0.75 0.8 0.85 0.9 0.95 1 100
90 80 70 60 50 40 30 20 10 0
Output Power Spectrum of CT DSM by Verilog-A with CMOS loop Filter
Frequency(Fin/Fs)
Power[dB]
図6.6 CMOSループフィルタで構成したΔΣAD変調回路のパワースペクトラム
図6.7は連続時間サブサンプリングΔΣAD変調回路のループフィルタをMOSトランジスタで構 成した.提案した低消費電力バンドパスフィルタに置き換えた場合の変調回路のSNDRとQ= 40で
設定したVerilog-Aによるモデリングされたループフィルタで構成した変調回路のSNDRも結果を示
す. 図6.7から２つのSNDRの結果はほぼ一致していることが分かった. MOSトランジスタで構成 したループフィルタの変調回路のSNDRが多少高い値になるのは提案したループフィルタのQ値は 40より高いためであると考えられる.
SNDR comparsion
0 5 10 15 20 25 30 35 40 45 50
1 2 3 4 5 6 7 8
OSR [2^N]
SNDR [dB]
Verilog-A_Q=40 SPICE_CMOS Loop Filter
図6.7ΔΣAD変調回路のSNDRの比較
ALL CMOSによる回路構成の解析結果
本節では前章で述べたCMOSループフィルタ,コンパレータ,RF DACを用いて連続時間変調回路 を設計し,その解析結果を示す. 図6.8はALL CMOS連続時間変調回路のブロックである. 回路の解
Loop Filter ADC
Gain DAC
Vin Dout
fs
fosc
図6.8ALL CMOS ΔΣAD変調回路のブロック図
析条件は6.1.2章で示した条件と同様である.解析の結果は次のグラフで示す.
0.5 0.6 0.7 0.8 0.9 1
100 80 60 40 20 0