ICLK

注. WAIT命令実行時の各発振器の状態によって待ち時間が異なります。複数の発振器が動作している場合の復帰時間は、動作し ている発振器の中で復帰に最も時間がかかるものが単独で動作しているときと同じ時間になります。

図 5.13 ソフトウェアスタンバイモード解除タイミング

項目 記号 min typ max 単位 測定条件

ソフトウェア スタンバイ モード解除後 復帰時間

メインクロック 発振器に水晶振 動子を接続

メインクロック発振器動作 t

_SBYMC

10 — — ms 図 5.13 メインクロック発振器、

PLL回路動作

t

_SBYPC

10 — — ms

メインクロック 発振器に外部ク ロックを入力

メインクロック発振器動作 t

_SBYEX

1 — — ms メインクロック発振器、

PLL回路動作

t

_SBYPE

1 — — ms

サブクロック発振器動作 t

_SBYSC

2 — — s

高速オンチップオシレータ動作 t

_SBYHO

— — 2 ms 低速オンチップオシレータ、またはIWDT専用

オンチップオシレータ動作

t

_SBYLO

— — 800

μs

ディープソフトウェアスタンバイモード解除後復帰時間 t

_DSBY

— — 1.0 ms 図 5.14 ディープソフトウエアスタンバイモード解除後待機時間 t

_DSBYWT

45 — 46 t

_cyc

発振器

図 5.14 ディープソフトウェアスタンバイモード解除タイミング

5.3.4 制御信号タイミング

図 5.15 NMI 割り込み入力タイミング

図 5.16 IRQ 割り込み入力タイミング 表5.15 制御信号タイミング

条件：VCC = AVCC0 = VREFH = VCC_USB = V

_BATT

= 2.7 ～3.6V、VREFH0 = 2.7V～AVCC0、

VSS = AVSS0 = VREFL/VREFL0 = VSS_USB = 0V、T

_a

= T

_opr

項目 記号 min typ max 単位 測定条件

NMIパルス幅 t

_NMIW

200 — — ns tc(PCLK) × 2 ≦ 200ns、図 5.15

tc(PCLK) × 2 — — tc(PCLK) × 2 ＞ 200ns、図 5.15

IRQパルス幅 t

_IRQW

200 — — ns tc(PCLK) × 2 ≦ 200ns、図 5.16

tc(PCLK) × 2 — — tc(PCLK) × 2 ＞ 200ns、図 5.16

IRQ

内部リセット

リセット例外処理開始 ディープソフトウェアスタンバイモード

ディープソフトウェア スタンバイリセット

t

DSBY

t

DSBYWT

NMI

t

NMIW

IRQ

t

IRQW

ICLK = 8～100MHz、BCLK 端子 = 8～50MHz、SDCLK端子 = 8～50MHz、T

_a

= T

_opr

出力負荷条件：V

_OH

= VCC × 0.5、V

_OL

= VCC × 0.5、I

_OH

= – 1.0mA、I

_OL

= 1.0mA、C = 30pF 駆動能力選択制御レジスタは高駆動出力を選択時

項目 記号 min max 単位 測定条件

アドレス遅延時間 t

_AD

— 15 ns 図5.17 ～

図5.22

バイトコントロール遅延時間 t

_BCD

— 15 ns

CS#遅延時間 t

_CSD

— 15 ns

ALE遅延時間 t

_ALED

— 20 ns

RD#遅延時間 t

_RSD

— 15 ns

リードデータセットアップ時間 t

_RDS

15 — ns

リードデータホールド時間 t

_RDH

0 — ns

WR#遅延時間 t

_WRD

— 15 ns

ライトデータ遅延時間 t

_WDD

— 15 ns

ライトデータホールド時間 t

_WDH

0 — ns

WAIT#セットアップ時間 t

_WTS

15 — ns 図5.23

WAIT#ホールド時間 t

_WTH

0 — ns

アドレス遅延時間2（SDRAM） t

_AD2

1 15 ns 図5.24 ～ 図5.30

CS# 遅延時間2（SDRAM） t

_CSD2

1 15 ns

DQM 遅延時間（SDRAM） t

_DQMD

1 15 ns

CKE 遅延時間（SDRAM） t

_CKED

1 15 ns

リードデータセットアップ時間2（SDRAM） t

_RDS2

12 — ns リードデータホールド時間2（SDRAM） t

_RDH2

0 — ns ライトデータ遅延時間2（SDRAM） t

_WDD2

— 15 ns ライトデータホールド時間2（SDRAM） t

_WDH2

1 — ns

WE# 遅延時間（SDRAM） t

_WED

1 15 ns

RAS# 遅延時間（SDRAM） t

_RASD

1 15 ns

CAS# 遅延時間（SDRAM） t

_CASD

1 15 ns

駆動能力選択制御レジスタは高駆動出力を選択時

項目 記号 min max 単位 測定条件

アドレス遅延時間 t

_AD

— 20 ns 図5.17 ～

図5.22

バイトコントロール遅延時間 t

_BCD

— 20 ns

CS#遅延時間 t

_CSD

— 20 ns

ALE遅延時間 t

_ALED

— 20 ns

RD#遅延時間 t

_RSD

— 20 ns

リードデータセットアップ時間 t

_RDS

15 — ns

リードデータホールド時間 t

_RDH

0 — ns

WR#遅延時間 t

_WRD

— 20 ns

ライトデータ遅延時間 t

_WDD

— 20 ns

ライトデータホールド時間 t

_WDH

0 — ns

WAIT#セットアップ時間 t

_WTS

15 — ns 図5.23

WAIT#ホールド時間 t

_WTH

0 — ns

図 5.17 アドレス / データマルチプレクスバスのリードアクセスタイミング

図 5.18 アドレス / データマルチプレクスバスのライトアクセスタイミング

アドレスバス/

データバス

データリード

（RD#）

tAD

BCLK端子

アドレスバス

アドレスラッチ

（ALE）

チップセレクト

（CS1#）

tALED

tAD tAD

tRDS

tRSD tRSD

tRDH

tALED

tCSD tCSD

アドレスバス/

データバス

データライト

（WRm#）

tAD

BCLK端子

アドレスバス

アドレスラッチ

（ALE）

チップセレクト

（CS1#）

tALED

TW1 TW2 Tn1

tAD tAD

Tn2

tWRD tWRD

TW3 TW4 TW5 Tend

Ta1 Ta1 Tan

アドレスサイクル データサイクル

tALED

tCSD tCSD

tWDD tWDH

Tn3

図 5.19 外部バスタイミング / ノーマルリードサイクル（バスクロック同期）

A23～A1

CS7#～CS0#

t

_AD

BCLK端子

A23～A0

D31～D0（リード時）

バイトライトストローブモード

1ライトストローブモード

BC3#～BC0#

バイトライトストローブモード および1ライトストローブモード共通

t

_BCD

t

CSD

t

CSD

RD#（リード時）

t

RSD

t

RSD

t

AD

t

RDH

t

RDS

t

_AD

t

AD

t

_BCD

T

W1

T

W2

T

end

T

n1

T

n2

ドキュメント内 RX63Nグループ、RX631グループ データシート (ページ 151-156)