プリミティブ : Differential Signaling Dedicated Input Clock Buffer with Differential Output
概要
このデザイン エレメントは、差動信号を使用する入力バッファーです。 IBUFGDS_DIFF_OUT では、デザイン レベルの インターフェイス信号は、一方がマスターで、もう一方がスレーブとなる 2 つの異なるポート (I、IB) で表されます。 マス ターとスレーブは MYNET_P と MYNET_N のように、同じ論理信号の反対の状態を示します。 IBUFGDS_DIFF_OUT で は、差動信号の両方の位相に内部アクセスできる点が IBUFGDS と異なります。 また、オプションの差動終端を使用す ると、シグナル インテグリティが向上し、外部コンポーネントの数を削減できます。
論理表
入力 出力
I IB O OB
0 0 変化なし 変化なし
0 1 0 1
1 0 1 0
1 1 変化なし 変化なし
ポートの説明
ポート名 方向 幅 機能
I 入力 1 Diff_p バッファー入力 (デザインの最上位ポートに接続)
IB 入力 1 Diff_n バッファー入力 (デザインの最上位ポートに接続)
O 出力 1 Diff_p バッファー出力
OB 出力 1 Diff_n バッファー出力
デザインの入力方法
インスタンシエーション 推奨
推論 不可
CORE Generator™ およびウィザード 不可
マクロのサポート 不可
デザイン階層を保つため、すべての I/O コンポーネントをデザインの最上位に配置することをお勧めします。 I ポート
を直接デザインの最上位のマスターとなる入力ポートに、IB ポートを最上位のスレーブとなる入力ポートに、O および
OB ポートをこの入力が供給されるロジックに接続します。 generic/パラメーター値を設定し、バッファーのビヘイビアー
を適切に設定してください。
使用可能な属性
属性 データ型 値 デフォルト 説明
IOSTANDARD 文字列 データシートを参照 "DEFAULT" エレメントに I/O 規格を割り当てます。
DIFF_TERM ブール代数 TRUE、FALSE FALSE 内部差動終端抵抗を使用するかどうかを 指定します。
IBUF_LOW_PWR ブール代数 TRUE、FALSE TRUE TRUE に設定すると、LVDS や HSTL などの 差動入力規格または参照入力規格 (V
REFが 必要) を使用する場合に消費電力を削減で きます。 FALSE に設定すると、TRUE に設 定した場合より消費電力は大きくなります が、パフォーマンスは向上します。 詳細は、
『7 シリーズ FPGA SelectIO リソース ユー ザー ガイド』を参照してください。
VHDL 記述 (インスタンシエーション)
次の 2 つの文が存在しない場合は、コピーしてエンティティ宣言の前に貼り付けます。
Library UNISIM;
use UNISIM.vcomponents.all;
-- IBUFGDS_DIFF_OUT: Differential Global Clock Buffer with Differential Output
-- 7 Series
-- Xilinx HDL Libraries Guide, version 13.3 IBUFGDS_DIFF_OUT_inst : IBUFGDS_DIFF_OUT generic map (
DIFF_TERM => FALSE, -- Differential Termination
IBUF_LOW_PWR => TRUE, -- Low power (TRUE) vs. performance (FALSE) setting for refernced I/O standards IOSTANDARD => "DEFAULT") -- Specify the input I/O standard
port map (
O => O, -- Buffer diff_p output OB => OB, -- Buffer diff_n output
I => I, -- Diff_p buffer input (connect directly to top-level port) IB => IB -- Diff_n buffer input (connect directly to top-level port) );
-- End of IBUFGDS_DIFF_OUT_inst instantiation
Verilog 記述 (インスタンシエーション)
// IBUFGDS_DIFF_OUT: Differential Global Clock Buffer with Differential Output
// 7 Series
// Xilinx HDL Libraries Guide, version 13.3 IBUFGDS_DIFF_OUT #(
.DIFF_TERM("FALSE"), // Differential Termination, "TRUE"/"FALSE"
.IBUF_LOW_PWR("TRUE"), // Low power="TRUE", Highest performance="FALSE"
.IOSTANDARD("DEFAULT") // Specify the input I/O standard ) IBUFGDS_DIFF_OUT_inst (
.O(O), // Buffer diff_p output .OB(OB), // Buffer diff_n output
.I(I), // Diff_p buffer input (connect directly to top-level port) .IB(IB) // Diff_n buffer input (connect directly to top-level port) );
// End of IBUFGDS_DIFF_OUT_inst instantiation