HIGH_PERFORMANCE_
REFCLK_FREQUENCY 1 上位ビット浮 動小数点
190.0 ～ 210.1 および 290.0 ～ 310.0
200.0 Timing Analyzer でスタティック タイミン グ解析、論理シミュレーション、タイミン グ シミュレーションに使用するタップ値 (MHz) を指定します。適切なタップ遅延 値およびパフォーマンスを得るために は、REFCLK の周波数をデータシート に記載された範囲内にする必要があり ます。
SIGNAL_PATTERN 文字列 "DATA"、"CLOCK" "DATA" Timing Analyzer でデータ パスまたはク ロック パスに対して適切な遅延チェーン ジッタ量が使用されるようにします。
VHDL 記述 (インスタンシエーション)
次の 2 つの文が存在しない場合は、コピーしてエンティティ宣言の前に貼り付けます。
Library UNISIM;
use UNISIM.vcomponents.all;
-- IDELAYE2: Input Fixed or Variable Delay Element
-- 7 Series
-- Xilinx HDL Libraries Guide, version 13.3 IDELAYE2_inst : IDELAYE2
generic map (
CINVCTRL_SEL => "FALSE", -- Enable dynamic clock inversion (FALSE, TRUE) DELAY_SRC => "IDATAIN", -- Delay input (IDATAIN, DATAIN)
HIGH_PERFORMANCE_MODE => "FALSE", -- Reduced jitter ("TRUE"), Reduced power ("FALSE") IDELAY_TYPE => "FIXED", -- FIXED, VARIABLE, VAR_LOAD, VAR_LOAD_PIPE
IDELAY_VALUE => 0, -- Input delay tap setting (0-31) PIPE_SEL => "FALSE", -- Select pipelined mode, FALSE, TRUE
REFCLK_FREQUENCY => 200.0, -- IDELAYCTRL clock input frequency in MHz (190.0-210.0).
SIGNAL_PATTERN => "DATA" -- DATA, CLOCK input signal )
port map (
CNTVALUEOUT => CNTVALUEOUT, -- 5-bit output: Counter value output DATAOUT => DATAOUT, -- 1-bit output: Delayed data output C => C, -- 1-bit input: Clock input
CE => CE, -- 1-bit input: Active high enable increment/decrement input CINVCTRL => CINVCTRL, -- 1-bit input: Dynamic clock inversion input
CNTVALUEIN => CNTVALUEIN, -- 5-bit input: Counter value input DATAIN => DATAIN, -- 1-bit input: Internal delay data input IDATAIN => IDATAIN, -- 1-bit input: Data input from the I/O
INC => INC, -- 1-bit input: Increment / Decrement tap delay input LD => LD, -- 1-bit input: Load IDELAY_VALUE input
LDPIPEEN => LDPIPEEN, -- 1-bit input: Enable PIPELINE register to load data input
REGRST => REGRST -- 1-bit input: Active-high reset tap-delay input );
-- End of IDELAYE2_inst instantiation
Verilog 記述 (インスタンシエーション)
// IDELAYE2: Input Fixed or Variable Delay Element
// 7 Series
// Xilinx HDL Libraries Guide, version 13.3
(* IODELAY_GROUP = <iodelay_group_name> *) // Specifies group name for associated IDELAYs/ODELAYs and IDELAYCTRL IDELAYE2 #(
.CINVCTRL_SEL("FALSE"), // Enable dynamic clock inversion (FALSE, TRUE) .DELAY_SRC("IDATAIN"), // Delay input (IDATAIN, DATAIN)
.HIGH_PERFORMANCE_MODE("FALSE"), // Reduced jitter ("TRUE"), Reduced power ("FALSE") .IDELAY_TYPE("FIXED"), // FIXED, VARIABLE, VAR_LOAD, VAR_LOAD_PIPE
.IDELAY_VALUE(0), // Input delay tap setting (0-31) .PIPE_SEL("FALSE"), // Select pipelined mode, FALSE, TRUE
.REFCLK_FREQUENCY(200.0), // IDELAYCTRL clock input frequency in MHz (190.0-210.0).
.SIGNAL_PATTERN("DATA") // DATA, CLOCK input signal )
IDELAYE2_inst (
.CNTVALUEOUT(CNTVALUEOUT), // 5-bit output: Counter value output .DATAOUT(DATAOUT), // 1-bit output: Delayed data output
.C(C), // 1-bit input: Clock input
.CE(CE), // 1-bit input: Active high enable increment/decrement input .CINVCTRL(CINVCTRL), // 1-bit input: Dynamic clock inversion input
.CNTVALUEIN(CNTVALUEIN), // 5-bit input: Counter value input .DATAIN(DATAIN), // 1-bit input: Internal delay data input .IDATAIN(IDATAIN), // 1-bit input: Data input from the I/O
.INC(INC), // 1-bit input: Increment / Decrement tap delay input .LD(LD), // 1-bit input: Load IDELAY_VALUE input
.LDPIPEEN(LDPIPEEN), // 1-bit input: Enable PIPELINE register to load data input .REGRST(REGRST) // 1-bit input: Active-high reset tap-delay input
);
// End of IDELAYE2_inst instantiation
詳細情報
7 シリーズ FPGA の資料 (ユーザー ガイドおよびデータシート)
IN_FIFO
プリミティブ : Input First-In, First-Out (FIFO)
概要
入力 FIFO は、I/O の横に配置されている新しいリソースです。この専用ハードウェアは、データを入力ポート、入力レ ジスタ、IDDR、または ISERDES からファブリックに転送するために設計されたものです。FIFO に入力されたデータが 同じレートで出力される 4x4 モードと、データが係数 2 でデシリアライズされてから出力される 4x8 モードがあります。
つまり、4x8 モードでは 4 ビットのデータが IN_FIFO に入力され、8 ビットのデータが出力されます。
機能 :
• アレイ サイズ : 幅 40、深さ 8 (4x8 モード)、幅 40、深さ 8 (4x4 mode)
• EMPTY および FULL フラグ
• プログラム可能な ALMOSTEMPTY および ALMOSTFULL フラグ
ポートの説明
ポート名 方向 幅 説明
ALMOSTEMPTY 出力 1 FIFO がほぼ空であることを示すアクティブ High の出力フラグ。しきい値は ALMOST_EMPTY_VALUE 属性で設定します。
ALMOSTFULL 出力 1 FIFO がほぼフルであることを示すアクティブ High の出力フラグ。しきい値 は ALMOST_FULL_VALUE 属性で設定します。
D0<3:0> 入力 4 チャネル 0 入力バス D1<3:0> 入力 4 チャネル 1 入力バス D2<3:0> 入力 4 チャネル 2 入力バス D3<3:0> 入力 4 チャネル 3 入力バス D4<3:0> 入力 4 チャネル 4 入力バス D5<7:0> 入力 8 チャネル 5 入力バス D6<7:0> 入力 8 チャネル 6 入力バス D7<3:0> 入力 4 チャネル 7 入力バス D8<3:0> 入力 4 チャネル 8 入力バス D9<3:0> 入力 4 チャネル 9 入力バス
EMPTY 出力 1 FIFO が空であることを示すアクティブ High の出力フラグ
FULL 出力 1 FIFO がフルであることを示すアクティブ High の出力フラグ
Q0<7:0> 出力 8 チャネル 0 入力バス Q1<7:0> 出力 8 チャネル 1 出力バス Q2<7:0> 出力 8 チャネル 2 出力バス Q3<7:0> 出力 8 チャネル 3 出力バス Q4<7:0> 出力 8 チャネル 4 出力バス Q5<7:0> 出力 8 チャネル 5 出力バス Q6<7:0> 出力 8 チャネル 6 出力バス Q7<7:0> 出力 8 チャネル 7 出力バス Q8<7:0> 出力 8 チャネル 8 出力バス Q9<7:0> 出力 8 チャネル 9 出力バス
RDCLK 入力 1 読み出しクロック
RDEN 入力 1 アクティブ High のリード イネーブル
RESET 入力 1 アクティブ High の非同期リセット
WRCLK 入力 1 書き込みクロック
WREN 入力 1 アクティブ High のライト イネーブル
デザインの入力方法
インスタンシエーション 可
推論 不可
CORE Generator™ およびウィザード 不可
マクロのサポート 不可
使用可能な属性
属性 データ型 値 デフォルト 説明
ALMOST_EMPTY_
VALUE 10 進数 1、2 1 ALMOSTEMPTY 出力信号をアサート
する際に FIFO にあるエントリ数を指 定します。
ALMOST_FULL_VALUE 10 進数 1、2 1 ALMOSTFULL 出力信号をアサート
する際に FIFO にあるエントリ数を指 定します。
ARRAY_MODE 文字列 "ARRAY_MODE_4_X_8"、
"ARRAY_MODE_4_X_4"
"ARRAY_MODE_
4_X_8"
デシリアライザー モードを指定します。
• "ARRAY_MODE_8_X_8" : 8 ビット データを入力し、8 ビット データ を出力します。
• "ARRAY_MODE_4_X_8" : 4 ビット データを入力し、8 ビット データ を出力します。
SYNCHRONOUS_MODE 文字列 "FALSE" "FALSE" RDCLK と WRCLK を同期させるかどう かを指定します。
VHDL 記述 (インスタンシエーション)
次の 2 つの文が存在しない場合は、コピーしてエンティティ宣言の前に貼り付けます。
Library UNISIM;
use UNISIM.vcomponents.all;
-- IN_FIFO: Input First-In, First-Out (FIFO)
-- 7 Series
-- Xilinx HDL Libraries Guide, version 13.3 IN_FIFO_inst : IN_FIFO
generic map (
ALMOST_EMPTY_VALUE => 1, -- Almost empty offset (1-2) ALMOST_FULL_VALUE => 1, -- Almost full offset (1-2)
ARRAY_MODE => "ARRAY_MODE_4_X_8", -- ARRAY_MODE_4_X_8, ARRAY_MODE_4_X_4 SYNCHRONOUS_MODE => "FALSE" -- Clock synchronous (FALSE)
)
port map (
-- FIFO Status Flags: 1-bit (each) output: Flags and other FIFO status outputs ALMOSTEMPTY => ALMOSTEMPTY, -- 1-bit output: Almost empty
ALMOSTFULL => ALMOSTFULL, -- 1-bit output: Alomst full EMPTY => EMPTY, -- 1-bit output: Empty FULL => FULL, -- 1-bit output: Full -- Q0-Q9: 8-bit (each) output: FIFO Outputs
Q0 => Q0, -- 8-bit output: Channel 0 Q1 => Q1, -- 8-bit output: Channel 1 Q2 => Q2, -- 8-bit output: Channel 2
Q3 => Q3, -- 8-bit output: Channel 3 Q4 => Q4, -- 8-bit output: Channel 4 Q5 => Q5, -- 8-bit output: Channel 5 Q6 => Q6, -- 8-bit output: Channel 6 Q7 => Q7, -- 8-bit output: Channel 7 Q8 => Q8, -- 8-bit output: Channel 8 Q9 => Q9, -- 8-bit output: Channel 9 -- D0-D9: 4-bit (each) input: FIFO inputs
D0 => D0, -- 4-bit input: Channel 0 D1 => D1, -- 4-bit input: Channel 1 D2 => D2, -- 4-bit input: Channel 2 D3 => D3, -- 4-bit input: Channel 3 D4 => D4, -- 4-bit input: Channel 4 D5 => D5, -- 8-bit input: Channel 5 D6 => D6, -- 8-bit input: Channel 6 D7 => D7, -- 4-bit input: Channel 7 D8 => D8, -- 4-bit input: Channel 8 D9 => D9, -- 4-bit input: Channel 9
-- FIFO Control Signals: 1-bit (each) input: Clocks, Resets and Enables RDCLK => RDCLK, -- 1-bit input: Read clock
RDEN => RDEN, -- 1-bit input: Read enable RESET => RESET, -- 1-bit input: Reset WRCLK => WRCLK, -- 1-bit input: Write clock WREN => WREN -- 1-bit input: Write enable );
-- End of IN_FIFO_inst instantiation
Verilog 記述 (インスタンシエーション)
// IN_FIFO: Input First-In, First-Out (FIFO)
// 7 Series
// Xilinx HDL Libraries Guide, version 13.3 IN_FIFO #(
.ALMOST_EMPTY_VALUE(1), // Almost empty offset (1-2) .ALMOST_FULL_VALUE(1), // Almost full offset (1-2)
.ARRAY_MODE("ARRAY_MODE_4_X_8"), // ARRAY_MODE_4_X_8, ARRAY_MODE_4_X_4 .SYNCHRONOUS_MODE("FALSE") // Clock synchronous (FALSE)
)
IN_FIFO_inst (
// FIFO Status Flags: 1-bit (each) output: Flags and other FIFO status outputs .ALMOSTEMPTY(ALMOSTEMPTY), // 1-bit output: Almost empty
.ALMOSTFULL(ALMOSTFULL), // 1-bit output: Alomst full .EMPTY(EMPTY), // 1-bit output: Empty .FULL(FULL), // 1-bit output: Full // Q0-Q9: 8-bit (each) output: FIFO Outputs
.Q0(Q0), // 8-bit output: Channel 0
.Q1(Q1), // 8-bit output: Channel 1
.Q2(Q2), // 8-bit output: Channel 2
.Q3(Q3), // 8-bit output: Channel 3
.Q4(Q4), // 8-bit output: Channel 4
.Q5(Q5), // 8-bit output: Channel 5
.Q6(Q6), // 8-bit output: Channel 6
.Q7(Q7), // 8-bit output: Channel 7
.Q8(Q8), // 8-bit output: Channel 8
.Q9(Q9), // 8-bit output: Channel 9
// D0-D9: 4-bit (each) input: FIFO inputs
.D0(D0), // 4-bit input: Channel 0
.D1(D1), // 4-bit input: Channel 1
.D2(D2), // 4-bit input: Channel 2
.D3(D3), // 4-bit input: Channel 3
.D4(D4), // 4-bit input: Channel 4
.D5(D5), // 8-bit input: Channel 5
.D6(D6), // 8-bit input: Channel 6
.D7(D7), // 4-bit input: Channel 7
.D8(D8), // 4-bit input: Channel 8
.D9(D9), // 4-bit input: Channel 9
// FIFO Control Signals: 1-bit (each) input: Clocks, Resets and Enables .RDCLK(RDCLK), // 1-bit input: Read clock
.RDEN(RDEN), // 1-bit input: Read enable .RESET(RESET), // 1-bit input: Reset .WRCLK(WRCLK), // 1-bit input: Write clock .WREN(WREN) // 1-bit input: Write enable );
// End of IN_FIFO_inst instantiation
詳細情報
7 シリーズ FPGA の資料 (ユーザー ガイドおよびデータシート)