HPSとFPGAファブリックを接続しているAXIは3つあり、そのうち2つは相互に通信が可能 です。また、他の信号もそれぞれのIP（FPGAからHPSへの割り込みやHPSからFPGAへの割 り込みなど）に直接接続されています。
詳細は、Cyclone V Device Handbookを参照してください。
• Volume 3：ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル
• 第8章：HPS-FPGA間のブリッジ
トランスミッション冗長
後続するデータを比較するために同じ情報を複数回リードする、あるいは書き込み動作中にデー タが変更されていないことを確認するためにライト・データをリードバックすることができま す。
表4-23: ISO26262リファレンス：Transmission Redundancy
ソース 参照先
ISO26262-5:2011 Annex D Table D.8 Transmission redundancy
ISO26262-5:2011 Annex D Section D.2.7.5
情報冗長
大量のデータのCRCあるいはチェックサムを計算することができますが、Cyclone V SoCはそれ らを使用する前に確認ｎする必要があります。
表25：ISO26262リファレンス：Information Redundancy
表4-24: ソース参照先
ソース 参照先
ISO26262-5:2011 Annex D Table D.8 Information redundancy
ISO26262-5:2011 Annex D Section D.2.7.6
ウォッチドッグの使用
タイムアウトやコードの暴走につながる障害が発生したトランザクションを検出するには、内部 または外部のウォッチドッグを使用してください。
4-22 HPS-FPGA間のインタコネクト 2015.07.14MNL-1079
Altera Corporation 偶発ハードウェア障害の管理に向けたCyclone V SoCアーキテクチャ
表4-25: ISO26262リファレンス：Program Sequence Monitoring and Clock
ソース 参照先
ISO26262-5:2011 Annex D Table D.10 クロックをモニタするシーケンスのプログラ
ム
ソフトウェアのセルフテスト
バスあるいは信号接続の機能性を確認するには、トランザクション・テストをもとに基本的なソ フトウェアを実行します。このテストは、アプリケーションの起動時あるいはアプリケーション の実行時に行います。
表4-26: ISO26262リファレンス：Test Pattern
ソース 参照先
ISO26262-5:2011 Annex D Table D.14 テスト・パターン
ISO26262-5:2011 Annex D Section D.2.6.1
コンフィギュレーション・レジスタの定期的なリード・バック
コンフィギュレーション・レジスタが正確であることを確認するには、レジスタの内容をリー ド・バックし、その内容と意図した値と比較します。その値をレジスタに書き込み、このリー ド・バックを定期的に繰り返し実行します。
注意: 一部のレジスタは、レジスタをリードする際に自動でクリアするビットを実装することが できます。アプリケーションのビヘイビアが変更されることがあるので、リードが一部の ビットのステータスに影響を与えることがないようにします。
表4-27: ISO26262リファレンス：Configuration Register Test
ソース 参照先
ISO26262-5:2011 Annex D Table D.4 Configuration Register Test
MNL-1079
2015.07.14 ソフトウェアのセルフテスト 4-23
偶発ハードウェア障害の管理に向けたCyclone V SoCアーキテクチャ Altera Corporation フィードバック
ソース 参照先
ISO26262-5:2011 Annex D Section D.2.3.7
インタコネクトの使用前提
表4-28: インタコネクトの使用前提
識別子 安全または診断機能 推奨度 潜在的な診断メカニズム
HPS_FPGA_BUS1 HPSの内部のウォッチ
ドッグ O 1. 外部のウォッチド
2. ッグエラー・レスポン スを使用したウォ ッチドッグのソフ トウェア・テスト
HPS_ FPGA_BUS2 FPGAファブリックの内
部のウォッチドッグ + 1. 外部のウォッチド 2. ッグエラー・レスポン スを使用したウォ ッチドッグのソフ トウェア・テスト
HPS_ FPGA_BUS3 外部のウォッチドッグ ++ 1. 内部のウォッチド
2. ッグエラー・レスポン スを使用したウォ ッチドッグのソフ トウェア・テスト
HPS_ FPGA_BUS4 情報冗長 ++ 1. CRCエンジンのテ
スト
HPS_ FPGA_BUS5 トランスミッション冗
長 ++ 1. 相互にクロスチェ
ックするために、
両方のCortex-A9 プロセッサを使用
HPS_ FPGA_BUS6 SWのセルフセット ++ 1. 2つめの
Cortex-A9プロセッサに よる監視
HPS_ FPGA_BUS7 コンフィギュレーショ
ン・レジスタの定期的な リード・バック
+ 1. Cortex-A9プロセ
ッサを使用したレ ジスタ内容のリー ド・バック
4-24 インタコネクトの使用前提 2015.07.14MNL-1079
Altera Corporation 偶発ハードウェア障害の管理に向けたCyclone V SoCアーキテクチャ