01.テクノロジーを考慮したxSignalウィザード
改善された「xSignal」ウィザードにてインターフェース、メモリ、カスタム回路の
「xSignal」を作成できます。
このウィザードでは、オリジナルのカスタム「Multi-Component Interconnect」
モードやDDR3/DDR4メモリに対応し、これ以外の回路にも将来的に対応予定です。
02.ピンパッケージ遅延の管理
この項目はSCHとPCB設計の両方の知識が必要な内容なので難しい記述となっています。
500MHz以上の⾼速設計で、デバイスの接続媒体またはダイ ワイヤ・ボンディングによる 信号の「ピンパッケージ内遅延」が発⽣してしまいます。
デザインやPCB側から⾒て、2つのデバイスのピンが一致していてもパッケージへ信号が 流れる時間はデバイスによって異なるのでそれを考慮して設計する必要があります。
全てのデバイスメーカーはパッケージの遅延情報を提供する必要があるのですが
Altiumでは配線⻑の方法を使⽤し、同じ配線⻑を容易に定義できることで対処しています。
ピンパッケージの配線⻑は全体の信号配線⻑に含まれています。
これはPCBパネルの「Nets」モードや「xSignal」モードなどで確認できます。
03.配線⻑チューニング中に目標配線⻑を変更
目標配線⻑の作業をより容易にするために、目標配線⻑の機能を改善しました。
配線⻑チューニングに適⽤できるルールを確認して、その中から使⽤するルールを選択 できるように改善しました。
ルールを選択しない場合は最⼤配線⻑のルールがデフォルトで適⽤されます。
2つのルールの目標配線⻑が同じ場合は優先度の⾼いルールが適⽤されます。
選択したルールをすぐに確認できるようにハイライトされます。
選択したルールは「Interactive Length Tuning」ダイアログの右上に⻘でハイライト されます。
04.差動ペア配線の改善
設定とルールの改善について
1.差動ペア内のネット配線⻑をより容易に一致
「Matched Net Length」デザインルールの制約条件を容易にし
「Within Differential Pair Length」オプションを追加しました。
ルールスコープで指定した各ペア内のネット間の差をチェックします。
2.PCBパネルで新しい差動ペアクラスを定義
これまでは、PCB パネルで右クリックして新しい差動ペアクラスを追加する時に ポップアップ表⽰される「Edit Class」ダイアログは空でした。
現在は「Non-Members」で(新しいクラスを定義できる状態)既存の差動ペアが 表⽰されます。
3.クエリビルダに「Differential Pair Class」の条件を追加
4.「Differential Pairs Routing」ルールにおける優先値と最⼤値の設定
「Differential Pair Routing」ルールで最⼤値を超える優先値は入⼒できません。
5.差動ペアルールと単位精度による丸め込み
単位をmil系からmm系に切り換えて、ｍｍ系の単位精度を「3」に設定した時に 丸め込みエラーが起きていましたが現在はこの現象は起こりません。
配線の改善に関して
1.改善したインタラクティブ配線⻑チューニング
差動ペアを対象にしたルールを複数、定義することは稀ではありません。
例えば、あるペア配線⻑とその他にペア間の配線⻑の許容差を指定する。
配線⻑チューニング中にルールを選択できます。
このダイアログを表⽰するには配線⻑チューニング中に「Tab」キーを押します。
2.「xSignal」の差動ペア配線⻑チューニング
差動ペアのネットが「xSignal」内にある場合 「Matched Length」デザインルール、 では、その「xSignal」が対象になります。
それらのペアに対して配線⻑チューニングを⾏えます。
3.差動ペアに関するコネクションラインの最適化
自動化されたコネクションラインの最適化により、コネクションラインを正しい ソースまたは対象パッドへ接続します。
4.差動ペアのアーク
差動ペアのアークによる誤った「Uncoupled-Length」違反は起こりません。
5.インタラクティブ差動ペア配線⻑チューニングの ”目標配線⻑で完了” オプション 差動ペア配線⻑チューニングは、”目標配線⻑” を ”マニュアル” に設定し
”目標配線⻑で完了” オプションを有効にして正しく働きます。
振幅は目標配線⻑に合うように必要に応じて調整されます。
6.インタラクティブ差動ペア配線⻑チューニング中の配線表⽰
今までは、”インタラクティブ配線⻑チューニング” コマンドを実⾏後、差動ペアを クリックすると既存の配線が消え、カーソルを移動した時に既存の配線は再度、表⽰
されマスク表⽰されました。
現在は、配線⻑チューニング中には配線が正しく表⽰されます。
7.Mitered with Lines 形状での配線⻑チューニング
今まで「Mitered with Lines」チューニング形状を使⽤して配線⻑チューニング中 ペアのネットが、カーソルから離れた位置まで配線される場合がありましたが 現在は改善されています。
05.デザインルールの改善
AD16のDRCではクエリをテストする機能が追加されました。
クエリ⾔語がどのように反映されるか、それをどのフィルタで表⽰するかドロップダウン から容易に選択できます。
「PCB Rules and Constraints Editor」の各ルールに関するユーザインターフェースが わかりやすく、より複雑なルールを定義するためにクエリを使⽤できます。
ルールスコープをテストする機能
Design ＞ Rules にて「PCB Rules and Constraints Editor」に「Test Queries」
機能が追加されました。
クエリをテストしてクエリ⾔語表現がどのように反映されるかを確認できます。
「Test Queries」をクリックすると、定義したルールによって反映されるオブジェクト数が
「Test Queries Result」に表⽰されます。
全般的な改善項目
「PCB Rules and Constraints Editor」のフィルタエンジンが合理化され、より容易に ルールを定義できます。
ドロップダウンメニューにより、容易にフォルタまたはパラメータを選択できます。
各ドロップダウンで選択した内容に依存して新しいドロップダウンからDRCを微調整 できます。
追加したDRCの項目
「Testpoint」にて「Pad Type」を追加。
「Minimum Annular Ring」に「Drill Pair」を追加。
「Constraints」欄の右側にある値をクリックするとアクティブなオブジェクトの箇所が 表⽰されます
「Diff Pairs」ルールで「Width」または「Gap」値が他の「Clearance」ルールなどと 矛盾する場合、警告メッセージで確認できます。
「Matched Lengths」デザインルールに2つのオプションが追加されました。
「Solder Mask Expansion」デザインルールの「Constraints」に
「Solder Mask From The Hole Edge」が追加されました。
「Constraints」欄の図を改善しました。
06.違反レポートの改善
DRC違反の結果は「PCB Rules and Violations」パネルで容易に利⽤できますが
「PCB Rules and Violations」パネルは自動で起動しDRCバッチプロセスを完了すると アクティブになります。
また 「PCB Rules And Violations」パネルのチェックボックスを有効にしてから下部の、
「DRC Violation」を選択すると違反に含まれているプリミティブが選択されます。
DRC違反の内容にて改善したものを下記に⽰します。
Routing Width
Routing Layers
Differential Pairs Routing
High Speed
Parallel Segment Length
Matched Lengths
Manufacturing Acute Angle
07.IPCウィザードで3DSTEPモデルを生成
AD16のフットプリントを作成画面でのIPCウィザードでは平⾏して「3D STEP」モデルも
⽣成できるようになりました。
この機能は非常に有⽤で、より本物に近い3Dモデルを⽣成できるので3DCADではその後に 処理するレンダリングでリアルな画像やモデルとなります。
これまでインターネットなどで探していたSTEPモデルなどもIPCウィザード内に含まれる デバイスではそういう手間が減らせます。
⽣成するモデルを埋め込むか、外部のファイルとしてそれを保存するかを選択できます。
外部のファイルとしてモデルを保存する方を選択した場合はファイルタイプと
「3D STEP」モデルの出⼒先フォルダを選択できます。
「3D STEP」モデルをプレビュー表⽰することもできます。
PCB ライブラリドキュメントで Tools ＞ IPC Compliant Footprint Wizard
でコンポーネントタイプを選択した後 「Generate STEP Model Preview」をクリック、 します。
「3D STEP」モデルのプレビューは「Preview」欄に表⽰されますが
その欄の左下のアイコンで「３D」と「Show Generic Models」をチェックしておく 必要があります。
外部のファイルとして「3D STEP」モデルを保存するには
「Footprint Destination」ページで「External File」をクリックします。
デフォルトのファイルタイプはSTEP形式です。
「External File」のテキストボックスにファイル名が表⽰されます。
ファイル名や保存場所も変更できます。
「MCAD Co-Designer - SOLIDWORKS」
SOLIDWORKSのライセンスを持っている場合はParasolid形式でモデルを保存できます。
「Format」の右のドロップダウンをクリックしてから「Parasolid」を選択します。
ファイル名が(*.x_t)という拡張⼦として保存場所が表⽰されます。
Parasolid形式にはバージョンがあるのでこのファイルを読み込む3DCAD側では注意して ください。
08.PDF3Dエクスポートの改善
3DPDFのエクスポートにて下記の４つの改善点があります。
1.「デフォルトの3D表⽰画面」の設定と「D Movie」
エクスポートした3DPDFファイルは、Adobe Readerの標準の表⽰の他に
「PCB 3D Movie Editor」パネルで定義した「Key Frame」表⽰に基づいて デフォルト以外にトップ、ボトム、左のカスタム表⽰も可能です。
PCBドキュメントで定義した「Key Frame」は「Use 3D Movie view」オプションを 有効にして動画付きの3DPDFをエクスポートできます。
2.「Page Setup」オプション
エクスポートするドキュメントのプロパティは 「Page Setup」ダイアログで設定、 できます。
File ＞ Export ＞ PDF3D をクリックし、ページプロパティを表⽰します。
そこでドキュメントサイズ、方向、余白等を定義します。
3.設計メタデータ
基本的な設計メタデータはエクスポートしたドキュメントには
設計ソースファイル、作成者、Altium Designerのバージョン作成/修正⽇等が含まれ ています。
その情報はAdobe Readerの「Document Properties」ダイアログにある
「Description」タブで表⽰できます。
4.出⼒ジョブ
ファイル⽣成オプションは、出⼒ジョブエディタの「Documentation Outputs」の 項目にあります。
出⼒ジョブを追加するには「Add New Documentation Output」をクリックし PDF3Dオプションの中からソース PCB ドキュメントを選択します。
PDF3D出⼒ジョブを設定するには、追加した出⼒ジョブをダブルクリックし PDF3Dダイアログを表⽰します。
追加した出⼒ジョブを右クリックすると「Page Setup」を含むメニューが表⽰されます。
PDF3D出⼒ジョブは右にある「Output Containers」パネルのPDF出⼒に割り当て られることに注意してください。
09.⽳へ許容差を追加
デフォルトでは⽳許容差の値は設定されていませんがPADやVIAダイアログで⽳許容差を 調整できます。
⽳許容差やデフォルト値は「Pad Via Library」パネルやフットプリントライブラリでも 設定できます。
ドリルテーブルにも⽳許容差を表⽰できます。
10.代替部品をBOMへ反映
AD16ではBOMに代替部品を反映できます。
「ActiveBOM」ランク機能を使⽤して、目的の代替メーカー/サプライヤーを指定し 機能的に同等の代替部品を選択できます。
またBOMアイテムをグループ分けしたり代替をグループへ割り当てできます。
11.エンベデッドボードアレイの改善
簡易化したエンベデッド ボードアレイの間隔設定