いくつかの要因（消費電力の低下、トランジスタチャネル長の縮小、ゲート誘電体信頼性の向上）が電源 電圧の低減を推し進めている。表
ORTC-6
に示すように、現在、電源電圧の値は、範囲というよりは、むし ろ特定の目標値で与えられている。特定のVdd値の選択は、１個のICについて速度と電力を同時に最適化する解析の一部として続けられて おり、各製品世代の使用可能電源電圧の範囲をもたらしている。高性能プロセッサでは、0.6V以下の Vdd 値は
2025
年までの目標である。Vdd最低目標値は低消費電力応用製品で2026
年に0.54Vである。
最大電力傾向（
MPU
用）は3
つのカテゴリで提示される。1
） 高性能デスクトップ・アプリケーション、パッケージのヒート・シンクが許容される。2
） コスト重視型、最高性能の経済的な電力管理が最も重要。（漏れ）の増大などである。
最大消費電力を計算するた
訂では、設計とアセンブリ・パッケージの
ITWG
による計算モデルを改訂した。このモデルでは、112 総括ロードマップ技術指標（Overall Roadmap Technology Characteristics
）Th
コ
導
リ 中
てきた、同じような機能あたりのコスト削減 必
2003
、2005
、2007
、測すると、「初期の」手ご な値段のコスト
/
ビットが2011
年には0.66
マイクロセント（microcent
、1
セントの100
万分の1
）であること が示されている。加えて、その今までの傾向はDRA 45％のコスト/ビット削減
が期待されるべきであることを示している体の消費電力を計算するというよりは、むしろ、特定のホットスポット（
hot spot:
発熱量の多い領域）を考慮 に入れている。e approach for calculating maximum power targets is being re-evaluated in the 2012 roadmap update calculation models from the Design and Assembly and Packaging (A&P) ITWGs are expected to take into account specific “hot-spot” area calculations rather than the overall chip area.
Table ORTC-6 Power Supply and Power Dissipation
スト（C
OST
）表ORTC-7 はコストの傾向を示している。機能あたりのコストを年間に平均
29％削減（2
年間で0.5
倍）が可能なことは半 体産業に特有な特徴であり、定価格または低下した価格環境の中で
1.5
～2
年ごとに チップ上機能の倍増を提供しつづけることは、市場圧力の直接的な結果である。このコスト削減圧力に対 応するため、研究開発部門と製造部門では多額の設備投資を継続的に実施していかなければならない。工場あたりの投資額ベースでさえも、製造部門への設備投資額は上昇の一途を辿っている。しかし、歴史 的に半導体産業は、チップ寸法とコストを増加させずに、または適度な増加によって、1.5～2 年ごとにチッ プあたりの機能倍増を提供しており、シ コンの
cm
2あたりではおおよそ一定コストとなっている。技術面の 性能と経済面での効果が半導体産業の成長を支えてきた基本エンジンであった。しかし、今日の競争的市場環境の にいる顧客は僅かなコスト増加にさえも抵抗を示し、チップとユニッ トコストを制御するために、今までチップあたりの機能倍増のスピード（ムーアの法則）にも圧力を加えてい る。そのため、半導体メーカは、半導体産業の成長を今まで担っ
要条件を提供する新しいモデルを捜し求めなければならなくなっている。そのため、1999 年版
ITRS
で は所望の削減を達成する新しいモデルが提案されている。チップあたり定コストおよび平均販売価格（
average selling price
：ASP
）で2
年ごとに機能倍増を顧客に提供している。2001
と2009
そして20１１年版 ITRS
では、理想化されて単純モデルを使い続けていて、一機能（ビット、トランジ スター等）当たり29
％のコスト削減となる。平均29%
のコスト削減は、歴史的には（1999
年以前は）、ユニッ トあたりのコストを1.4×増の割合で 3
年ごとにチップあたりの機能4
倍増の機能を提供することによって、達成されていることに注目されたい。
ITRS 2011
年版のDRAMおよびMPUのコスト・モデルは、半導体産業の経済性の原動力として、機能生産性あたりのコストの平均として
29
％削減レートへのニーズを使い続けている。そのため、DRAM
およ びマイクロプロセッサについて手ごろなコスト/
ビットやコスト/
トランジスタの世代内傾向を設定するために、この中心的な機能あたりのコストの傾向を使用してきている。今までの傾向から推 ろ
、ひとつの
M世代内では年間
5。 これに対応して、マイクロプロセッサについて公表データを
5
McClean, William J., ed. Mid-Term 1994: Status and Forecast of the IC Industry. Scottsdale: Integrated Circuit Engineering Corporation, 1994.
McClean, William J., ed. Mid-Term 1995: Status and Forecast of the IC Industry. Scottsdale: Integrated Circuit
Engineering Corporation, 1995.
使って行った解析は同様な結果をもたらしている6。結果として、
MPU
モデルにも、同一世代内で45
％の 削減レート値とともに、世代間で手ごろなコスト/トランジスタの削減目標値29％/年が使用されている。
ITRS 2011
年版のＭＰＵチップ寸法モデルは2009
年版、2010 年版から変更していない。設計ITWG はITRS 2009
年版で、入手しうる最新のデータとモデルに基づいて、MPU
モデルを改訂した。新しいモデ ルとモデルは、ロジック・トランジスタの寸法がリソグラフィのレート（技術サイクルごとに0.7
倍の寸法縮小 および0.5
倍の面積縮小）の割合で改善していることを示している。そのため、MPU
チップ寸法を一定の 目標値である140mm
2に保つため、トランジスタの数は、技術サイクルごとに倍増させることができる。技術 サイクルのレートは2010
年45nm
まで2
年サイクル、2010
年以降に3
年サイクルに変わると予測されてい る。従って、より高いコストを許容する市場を持つ特別用途でチップ寸法が増加を許されない限り、2013 年 以降のMPUチップあたりのトランジスタ数は3
年ごとにしか倍増しないことになる。DRAM
メモリ･ビット･セル設計の改善スピードも、ITRS 2011
年版のDRAM
チップ寸法モデル目標（表ORTC-2
を参照）を反映して、加速している。技術トレンドの1
年前倒しにとともに、「4」の設計係数、即ち「
6
」の係数に対し33
％の改善は2013
年に導入されと期待される。このことは、長期のコスト削減による生 産性改善を平均として維持している。更に、最近のPIDS TWGのDRAM製造者の調査によれば、セル・エ リア効率のさらに高い目標値である59%
が期待されていて、この値はロードマップの最終年の2026
年ま で変わらないと予想される。これらの最近のモデルの変更とより許容できる生産開始製品寸法（60mm2以 下）の新しい目標とあいまって、短期のDRAMの1
チップあたりの集積ビット数のとトレンドが維持される。しかし、長期の集積ビット数のトレンドは
1
年後ろ倒しとなるが、結果として、チップサイズはより小さくなり、価格もより入手しやすいものとなる。ビット集積度の増加率は短期では
3
年に2
倍であり（2011年に4Gビ
ット、2014
年に8G
ビット）、長期には3.5
年に2
倍となる（2018
年に16G
ビット、2025
年に64G
ビット）。こ のDRAMモデルの変化は64Gbit世代の生産（導入は 2013
年）を2025
年に遅らせ128Gbit（導入は 2014
年）の生産は現在のITRS
最終年の2026
年より後になる。DRAM
とMPU
におけるチップあたりの機能の（2013
年以降）増加率の低下を補うために、チップやパ ッケージ、ボード、システムのレベルでのアーキテクチャや設計の等価生産性スケーリングから得られる利 益から、変わりとなる生産性向上策を見出す方向への圧力がますます高まるだろう。かりに将来チップ上機能の増加率が低下したとしても、
1
チップあたりの機能の量はまだ指数関数的に成 長している。1 チップあたりの機能の数値が増加し続けるので、最終製品のテストはますます困難になり、従って、コストが高くなっている。これは、テスタのコスト上昇に反映されている。テストされるピン数も増加
する（表
ORTC-4）。これは全体のコスト負担（CoO）を増加させる付随する材料やカスタムのテスト機能ば
かりでなくテスタのコストも増大させる。それゆえ、組込みセルフ・テスト
(Built-in Self Test: BIST)
手法およ び テ ス ト 容 易 化 設 計 （Design-For- Testability
：DFT
） 手 法 や 製 造 容 易 化 設 計 （Design for Manufacturing :DFM）の実現加速へのニーズは、ITRS 2011
年版のタイムフレーム内で引き続いて存在 する。詳しい説明はテストとテスター（Test and Test Equipment
）の章で述べる。Table ORTC-7 Cost
6
a) Dataquest Incorporated. x86 Market: Detailed Forecast, Assumptions, and Trends. MCRO–WW–MT–9501. San Jose:
Dataquest Incorporated, January 16, 1995.
b) Port, Otis; Reinhardt, Andy; McWilliams, Gary; and Brull, Steven V. “The Silicon Age? It's Just Dawning,” Table 1.
Business Week, December 9, 1996, 148–152.
114 総括ロードマップ技術指標（Overall Roadmap Technology Characteristics
）用語集 G LOSSARY
主要