第 6 章 自動構築した画像処理回路のハード ウェア化 ―超解像処理回路を例としてウェア化 ―超解像処理回路を例として
6.2 超解像処理回路の設計
第 6 章 自動構築した画像処理回路のハード
Test bench file (control description ) Verilog file
(circuit description)
CLK, unit value, etc.
Unit value
図6.2: Verilog-HDLによる超解像処理
3. テストベンチ側で保存している，注目画素に対する中間ユニットの状態値を回路に送信（初 期値は0）．
4. テストベンチから送られるクロック信号に同期して，回路の各ユニットの状態遷移を実行．
5. 回路から出力される注目画素に対する輝度値をテストベンチ側に送信．
6. 注目画素に対する中間ユニットの状態値をテストベンチ側に送信し保存．
7. 1から6を画像の全画素に対して遷移回数だけ反復．
回路内のすべての演算は，輝度値を[0, 1]に正規化せずに[0,255]の整数値で行われる．状態遷 移では入力値のセット，応答速度の速い中間ユニットの状態遷移，応答速度の遅い中間ユニットの 状態遷移，出力ユニットの状態遷移の順にクロックに同期して処理を行うため，1画素分の処理に 計4クロックを要する．したがって画像1枚あたりの処理時間は以下の式(6.1)で計算される．
（処理時間）=4×（画素数）×（遷移回数）×（クロック周期） (6.1)
6.2.2 回路の設計
第3章で構築した，顔，建物，テキストの3つの超解像処理回路の設計を行う．設計にはAltera 社のFPGA開発統合環境であるQuartus II［46］を用いる．
入力ポートにはセルの入力ユニット用，クロック，リセット，ON/OFFスイッチ，中間ユニット 用のポートを設ける．出力ポートには出力ユニット用，中間ユニット用，ON/OFFスイッチのポー トを設ける．ON/OFFスイッチは回路が動作しているかどうかを確認するためのもので，ON/OFF スイッチ入力が1のとき回路内のユニットは発火を許可されON/OFFスイッチ出力も1となる．ま た入出力ポート両方に中間ユニット数分のポートを設けるのは，1画素ずつ処理するため回路内の レジスタに中間ユニットの状態値を保持することができないからである．
表6.1に設計した回路の詳細を示す．表6.1に基づいて設計した結果，各回路のロジックエレ
メント(Logic Element; LE)数とI/Oピン数は表6.2のようになった．ロジックエレメントとは，
Altera社のFPGAにおける論理ブロックの最小単位であり，ASIC(Application Specific Integrated Circuit)でのゲート数に換算するとおよそ1 LE=10ゲート といわれている．Altera社のCyclone III EP3C120F780に実装した場合，LEの使用量は約5%以下，I/Oピン数の使用量は約50%となり，
実装可能な規模であることがわかった．またこの場合，I/Oピン数を削減すれば複数のセルを集積 することが可能となる．
表6.1:設計した回路の詳細
回路 Port name # of ports # of bits
Face Input port Internal input unit Ii 25 9 External input unit Ie 1 9
Hidden unit 4 32
CLK 1 1
RESET 1 1
ON/OFF 1 1
Output port Output unit O 1 9
Hidden unit 4 32
ON/OFF 1 1
Building Input port Internal input unit Ii 25 9 External input unit Ie 1 9
Hidden unit 3 32
CLK 1 1
RESET 1 1
ON/OFF 1 1
Output port Output unit O 1 9
Hidden unit 3 32
ON/OFF 1 1
Text Input port Internal input unit Ii 9 9 External input unit Ie 1 9
Hidden unit 5 32
CLK 1 1
RESET 1 1
ON/OFF 1 1
Output port Output unit O 1 9
Hidden unit 5 32
ON/OFF 1 1
表6.2:各回路のLE数とI/Oピン数
# of LE # of I/O pins
Face 3043 503
Building 1806 439
Text 2148 423