DDR3 SDRAM
バッファなしモジュールは、フライバイ・クロック分配 トポロジーを使用してシグナル・インテグリティを向上させます。これ は、CK/CK#
信号がモジュール内の各DDR3 SDRAM
デバイスに別々の タイミングで到達することを意味します。モジュールの最初のDDR3 SDRAM
デバイスと最後のデバイスへの到達時間の違いは、1.6 nsにな る可能性があります。図8–18
に、DDR3 SDRAM
バッファなしモジュー ルのクロック・トポロジーを示します。Delayed by 1/2T logic Preamble Postamble
Postamble glitch
DQS
Postamble Enable
dqsenable
図
8–18. DDR3 SDRAM
バッファなしモジュールのクロック・トポロジーデータおよびリード・ストローブ信号はポイント・ツー・ポイントであ るため、ライト中の
CK/CK#
とDQS
信号のタイミング関係（tDQSS）が モジュール内の各デバイスで満たされるようにするには、特別な配慮が 必要です。さらに、メモリからFPGA
に戻るリード・データも同様の方 法で到達時間にずれを発生させています。Stratix III FPGA
はこれら2
つ のニーズを満たすレベリング回路を備えています。I/O バンクごとに1
つのレベリング回路のグループがあり、I/Oバンクの中央に配置されて います。これらの遅延チェインは、DLLおよびDQS
遅延チェインと同 じDQS
遅延設定によってPVT
補正されます。400 MHz
以上の周波数の 場合、DLLは各遅延チェインが45
oの遅延を生成するように、8本の遅 延チェインを使用します。生成されたクロック位相は、I/Oバンクで使 用可能な各DQS
ロジック・ブロックに分配されます。次に、遅延チェ インはALTMEMPHY
メガファンクションで制御されるマルチプレクサ にタップ出力し、信号を供給して、×4
または×8 DQS
グループで使用さ れるクロック位相を選択します。各グループは、リード・レベリング/
ライト・レベリング遅延チェインからの異なるタップ出力を使用して、モジュールの各デバイスに入る異なるCK/CK#遅延を補正することがで きます。図
8–19
に、Stratix IIIのリードおよびライト・レベリング回路 を示します。DQS/DQ DQS/DQ DQS/DQ CK/CK# DQS/DQ DQS/DQ DQS/DQ
Stratix III
DQS/DQ DQS/DQ
図
8–19. Stratix III
のリードおよびライト・レベリング遅延チェインおよびマルチプレクサALTMEMPHY
メガファンクションの–90°
ライト・クロックは、ライト・レベリング回路に供給され、
DQS
およびDQ
信号を生成するクロックが 作成されます。初期化中、ALTMEMPHY メガファンクションは、ライ ト・キャリブレーション・プロセスで使用可能なすべてのクロックをス イープした後、各DQS/DQ
グループに対するDQS
およびDQ
クロック の正しいライト・レベル・クロックを選択します。DQ
クロック出力は、DQS
クロック出力と比較した場合、–90°位相シフトになります。同様に、再同期化クロックがリード・レベリング回路に供給され、キャ リブレーション・プロセスで各
DQS/DQ
グループに対して最適な再同 期化およびポストアンブル・クロックが生成されます。再同期化および ポストアンブル・クロックは、レベリング回路からの異なるクロック出 力を使用することができます。リード・レベリング回路からの出力は、FPGA
ファブリックに供給されるハーフ・レート再同期化クロックも生 成できます。ALTMEMPHY
メガファンクションは、初期化プロセス時にリー ドおよびライト・レベリングに対するアラインメントをダイナ ミックにキャリブレーションします。Write clk (-900)
DQS Resynchronization
clock
Write-Leveled DQS Clock
Write-Leveled DQ Clock
Half-Rate Resynchronization Clock
Read-Leveled Resynchronization Clock DIV2
Leveling Circuitry and Multiplexers
Half-Rate Source Synchronous Clock
ドキュメント内
Stratix IIIデバイスの外部メモリ・インタフェース
(ページ 37-40)