図
8–21. Stratix III
の入力パス・レジスタ 注(1)
図
8–21
の注:
(1)
このパスの各レジスタ・ブロックは、バイパスすることができます。(2)
再同期レジスタには最大3
レベルがあります。(3)
入力クロックは、DQSロジック・ブロック（ポストアンブル回路をバイパスするかしないかに関係なく）または グローバル・クロック・ラインから供給できます。(4)
この入力クロックは、CQnロジック・ブロックから供給されます。(5)
この再同期化クロックは、PLLまたはリード・レベリング遅延チェインのいずれかから供給できます。(6)
÷2（DIV2）回路は、DQS
ロジック・ブロックに隣接して配置されています。(7)
ハーフ・レート・データおよびクロック信号は、FPGAコアのFIFO
に供給されます。DDR
入力レジスタ・ブロックには3
個のレジスタがあります。そのうち2個のレジスタはクロックのポジティブおよびネガティブ・エッジでデー
タをキャプチャし、3 個目のレジスタはキャプチャしたデータをアライ ンメントします。ポジティブ・エッジ・レジスタとネガティブ・エッジ・レジスタに同じクロックを使用するか、または
2
つの異なるクロック（ポ ジティブ・エッジ・レジスタにDQS、ネガティブ・エッジ・レジスタに CQn）を使用するかを選択できます。キャプチャしたデータをアライン
メントする3
番目のレジスタは、ポジティブ・エッジ・レジスタと同じ クロックを使用します。DFF I
DFF Input Reg A
Input Reg B neg_reg_out
I
D Q
D Q
0 1 DQS (3)
CQn (4) DQ
Input Reg CI DFF
D Q
DFF
DFF
D Q
D Q
DFF
D Q
DFF
DFF
D Q
D Q
DFF
D Q
DIV2 (6) Resynchronization
Clock (5)
Alignment &
Synchronization Registers (2) Double Data Rate Input Registers
Half Data Rate Registers
to core (7)
to core (7)
to core (7)
to core (7)
to core (7) Half-Rate Resynchronization Clock
再同期レジスタは、データをシステム・クロック・ドメインに再同期化 する最大
3
レベルのレジスタで構成されています。これらのレジスタは、PLL
またはリード・レベリング遅延チェインで生成される再同期化ク ロックによってクロック駆動されます。再同期レジスタの出力は、分周 再同期化クロックでクロック駆動されるコアまたはHDR
ブロックに直 接送られます。リード・レベリング遅延チェインについて詳しくは、
8–37
ページの「レ ベリング回路」を参照してください。図
8–22
に、Stratix IIIの出力および出力イネーブル・パスで使用できる レジスタを示します。このパスは、HDR
ブロック、再同期レジスタ、お よび出力/
出力イネーブル・レジスタに分割されます。デバイスは、出 力および出力イネーブル・パスの各ブロックをバイパスできます。図
8–22. Stratix III
の出力および出力イネーブル・パス・レジスタ 注(1)
図
8–22
の注:
(1)
出力および出力イネーブル・パスの各レジスタ・ブロックは、バイパスすることができます。(2) FPGA
コアから送られるデータのレートはメモリ・インタフェースの半分です。(3)
ハーフ・レートおよびアラインメント・クロックはPLL
から供給されます。(4)
データ・アラインメント用のレジスタには最大2
レベルがあります。これらのレジスタはDDR3 SDRAM
インタ フェースでのみ使用されます。(5)
ライト・クロックは、PLLまたはライト・レベリング遅延チェインのいずれかから供給できます。DQ
ライト・ク ロックとDQS
ライト・クロックの間には、90°のオフセットがあります。Alignment Registers (4) DFF
DFF
D Q
D Q
DFF
D Q
DFF
DFF
D Q
D Q
DFF
D Q
Half Data Rate to Single Data Rate Output Registers DFF
DFF
D Q
D Q
DFF
D Q
Half Data Rate to Single Data Rate Output-Enable Registers
Alignment Registers (4)
Alignment Clock (3)
0 1
0 1
0 1 From Core (2)
From Core (2)
From Core (2)
From Core (2)
From Core (2)
From Core (2)
D Q
DFF
D Q
DFF
0 1 Output Reg Ao
Output Reg Bo
D Q
DFF
D Q
DFF
OR2
TRI OE Reg BOE
OE Reg AOE
0 1
Double Data Rate Output-Enable Registers
Double Data Rate Output Registers
DQ or DQS
Write Clock (5) Half-Rate Clock(3)
出力パスは、組み合わせ
SDR
出力またはレジスタ付きSDR
出力、およ びFPGA
コアからのフル・レートまたはハーフ・レートDDR
出力を配 線するように設計されています。ハーフ・レート・データは、PLLから のハーフ・レート・クロックによりクロック駆動されるHDR
ブロック を使用してフル・レートに変換されます。再同期レジスタも、DDR3SDRAM
インタフェースを除いて、同じ0°
システム・クロックによって クロック駆動されます。DDR3 SDRAMインタフェースでは、レベリン グ・レジスタはライト・レベリング・クロックによってクロック駆動さ れます。ライト・レベリング遅延チェインについて詳しくは、
8–37
ページの「レ ベリング回路」を参照してください。出力イネーブル・パスの構造は、出力パスの構造に似ています。SDRア プリケーションには、組み合わせ出力またレジスタ付き出力があり、
DDR
アプリケーションではハーフ・レートまたはフル・レート動作を使 用できます。また、出力パス・レジスタ構造に似た再同期レジスタを使 用して、出力イネーブル・パスと出力パスの遅延およびレイテンシが等 しくなるようにすることもできます。IOE の機能
この項では、メモリ・インタフェースにおける
OCT、プログラマブル遅
延チェイン、プログラマブル出力遅延、スルー・レート調整、およびプ ログラマブルなドライブ強度の使用方法の概要を説明します。以降に記載されている機能について詳しくは、「Stratix IIIデバイス・ハ ンドブック
Volume 1」の「Stratix III
デバイスのI/O
機能」の章を参照 してください。OCT
Stratix III
デバイスは、信号のドライブ時にオンになり、信号の受信時に オフになる直列終端（OCT RS）と、信号のドライブ時にオフになり、信 号の受信時にオンになる並列終端（OCT RT）を持つダイナミックにキャ リブレーションされたOCT
を備えています。この機能は、メモリ終端 をメモリのデータ送信時にオフにし、受信時にオンにするDDR3/DDR2 SDRAM
のODT（On-Die Termination）を補完します。OCT
を他のメ モリ・インタフェースに使用して、シグナル・インテグリティを改善す ることができます。OCT R
S を使用するときには、プログラマブル・ドライブ強度お よびプログラマブル・スルー・レート機能を使用することはでき ません。ダイナミックにキャリブレーションされた
OCT
を使用するには、R
UPピ ンおよびR
DNピンを使用して、OCTキャリブレーション・ブロックを キャリブレーションする必要があります。1
つのOCT
キャリブレーショ ン・ブロックを使用して、デバイス全体で同じV
CCIOを持つ1
つのタイ プの終端をキャリブレーションすることができます。デバイス全体で異 なるタイプの終端を可能にするために、最大10
個のOCT
キャリブレー ション・ブロックがあります。詳しくは、8–40
ページの「ダイナミックOn-Chip Termination
コントロール」を参照してください。オプションにより、キャリブレーション付きまたはなしの
OCT R
S 機能を使用できます。ただし、OCT RT 機能はキャリブレー ション付きの場合にのみ使用可能です。R
UP ピンおよびR
DN ピンはDQ
ピンとしても使用できるため、ダイナ ミックにキャリブレーションされたOCT
を使用する場合は、R
UPピンお よびR
DNピンが配置されているDQS/DQ
グループは使用できません。R
UPピンおよびR
DNピンは、デバイスの各サイドにある最初と最後の×4 DQS/DQ
グループに配置されています。単方向読み出し
/
書き込みデータに対してはOCT R
T/R
S設定、双方向 データ信号に対してはダイナミックOCT
設定を使用する必要がありま す。プログラマブル
IOE
遅延チェインStratix III I/O
レジスタのプログラマブル遅延チェインは、デスキュー回 路として使用できます。ピンから入力レジスタまでの入力遅延、または 出力レジスタから出力ピンまでの遅延は、各ピンで異なる値に設定でき、バスと
FPGA
の入力または出力が同じ遅延で実行されるようにすること がきます。この機能によってバスにおける信号間の不確実性が小さくな るため、リードおよびライト・タイム・マージンを確保するのに役立ち ます。プログラマブル出力バッファ遅延
出力バッファのデューティ・サイクルの調整に加え、プログラマブル出 力バッファ遅延チェインでは、出力バスにおけるデータ・ビット間の遅 延を調整し、チャネル間スキューを導入または補正することができます。
出力バスにスキューを導入し、バス全体ではなくバスの小さな部分が同 時にスイッチングできるようにすることによって、同時スイッチング・
イベントを少なくすることができます。この機能は、メモリ・システム・
クロック遅延がデータおよびデータ・クロック
/
ストローブ遅延より大 幅に大きくなる可能性があるDDR3 SDRAM
インタフェースでも特に有用です。この遅延チェインを使用して、データおよびデータ・クロック
/
ストローブに遅延を追加し、メモリ・システム・クロック遅延とより 適切にマッチングさせることができます。プログラマブル・スルー・レート・コントロール
Stratix III
デバイスは、4レベルのスタッティック出力スルー・レート・コントロール（0、1、2、および
3）を提供します。ここで、0
は最低速 スルー・レート、3 は最高速スルー・レートです。HSTL およびSSTL I/O
規格のデフォルト設定は3
です。高速スルー・レート設定ではI/O
性能が向上し、低速スルー・レート設定ではシステム・ノイズおよび信 号オーバーシュートが減少します。この機能はOCT R
S機能を使用する 場合はディセーブルされます。プログラマブル・ドライブ強度
ボード・シミュレーション実行後にインタフェースで必要となる最適な ドライブ強度を選択することができます。ドライブ強度が高いと電圧振 幅が大きくなり、タイミング・マージンが広い大きなアイ・ダイアグラ ムが提供されます。しかし、一般にドライブ強度が高くなるほど、より 多くの電力、高速スルーレートが必要になり、大きな同時スイッチング・
ノイズが追加されます。プログラマブル・スルー・レート・コントロー ルをこの機能と併用して、高いドライブ強度のときの同時スイッチング・
ノイズを低減することができます。
この機能は、
Stratix III
デバイスのデフォルト・ドライブ強度であるOCT R
S機能を使用する場合もディセーブルされます。単方向読み出し/
書き 込みデータに対してはOCT R
T/R
S 設定、双方向データ信号に対しては ダイナミックOCT
設定を使用しなければなりません。コマンド、アド レス、およびクロック信号に必要なドライブ強度を決定するには、シス テムをシミュレーションする必要があります。PLL
PLL
は、0°
システム・クロック、–90°、または 270°
位相シフト・ライト・クロック、ハーフ・レート