リセット

このデバイスは下記の複数の方法でリセットできます。

• パワーオン リセット(POR)

• ブラウンアウト リセット(BOR)

• 低消費電力ブラウンアウト リセット(LPBOR)

• MCLRリセット

• WDTリセット

• プログラミングモードの終了

VDDを安定させるため、BORまたはPOR後のリセッ ト時間を延長するパワーアップ タイマを有効にする 事もできます。

図 5-1に、内蔵リセット回路の概略ブロック図を示し ます。

図5-1: 内蔵リセット回路の概略ブロック図

'HYLFH 5HVHW 3RZHURQ

5HVHW :'7 7LPHRXW

%URZQRXW 5HVHW

/3%25 5HVHW

,&63Œ3URJUDPPLQJ0RGH([LW

0&/5(

6OHHS

%25

$FWLYH

3:57(

/),1726&

9''

5 3:57

'RQH

Note 1: BORが動作する条件については表 5-1を参照してください。

PIC10(L)F320/322

5.1 パワーオン リセット (POR)

VDDが最小許容値に達するまで、POR回路はデバイス をリセット状態に保ちます。VDD の立ち上がりが遅い 場合、デバイスを高速で動作させる場合、アナログ性 能によっては、最小VDDより高く設定する必要があり ます。PWRT、BOR、MCLR機能を使うと、デバイス の動作条件が全て満たされるまで起動期間を延長する 事ができます。

5.1.1 パワーアップ タイマ(PWRT)

パワーアップ タイマは、POR またはブラウンアウト リセット時に、公称64 msのタイムアウトを提供します。

PWRTがアクティブの間、デバイスはリセット状態に 維持されます。PWRT が追加する遅延時間によって VDD が許容レベルまで立ち上がる事を期待できます。

パワーアップ タイマを有効にするには、コンフィグ レーション ワードのPWRTEビットをクリアします。

パワーアップ タイマはPORまたはBORの解除後に 起動します。

詳細は、アプリケーション ノートAN607『Power-up Trouble Shooting』(DS00607)を参照してください。

5.2 ブラウンアウト リセット (BOR)

BOR回路は、VDDがユーザが設定する最低レベルまで 低下すると、デバイスをリセット状態に維持します。

PORとBORを使う事で、デバイスが正常動作レンジ 外のVddで動作する事を防止できます。

ブラウンアウト リセット モジュールにはコンフィグ レーション ワードのBOREN<1:0>ビットによって制 御される、以下の4つの動作モードがあります。

• BORを常時ONにする

• BORをスリープ時にOFFにする

• BORをソフトウェアで制御する

• BORを常時OFFにする

詳細は表 5-1を参照してください。

ブラウンアウト リセットの電圧レベルは、レジスタ 3-1 のBORVビットで設定できます。

VDDのノイズ除去フィルタは、小さな電圧変動によって BORがトリガされる事を防ぎます。VDDがパラメータ

TBORDCよりも長い期間VBOR を下回ると、デバイス

がリセットされます。詳細は、図 5-2を参照してくだ さい。

表5-1: BORの動作モード

5.2.1 BORを常時ONにする

コンフィグレーション ワードの BOREN ビットを

「11」にプログラムすると、BORが常時ON 状態を 保ちます。BOR がレディ状態になり、VDD がBOR しきい値より高くなるまで、デバイスの起動を遅延 させます。

BOR 保護はスリープ中も有効です。BOR によってス リープからの復帰時に遅延が発生する事はありません。

5.2.2 BORをスリープ時にOFFにする

コンフィグレーションワードのBORENビットを「10」 にプログラムすると、スリープ時を除いてBORがON 状態を保ちます。BOR がレディ状態になり、VDD が BORしきい値より高くなるまで、デバイスの起動を遅 延させます。

5.2.3 BORをソフトウェアで制御する

コンフィグレーション ワードのBORENビットを「01」 にプログラムした場合、BORの挙動はBORCONレジ

スタのSBOREN ビットによって決まります。デバイ

スの起動は、BORのレディ状態またはVDDレベルに よって遅延する事はありません。

BOR保護は、BOR回路の準備が整うとただちに開始 します。BOR 回路の状態は、BORCON レジスタの

BORRDYビットに反映されます。

BOR保護の状態はスリープによって変化しません。

BOREN<1:0> SBOREN デバイスモード BORモード POR解除時/スリープからの復帰時の

デバイス動作

11 X X 有効 BORレディを待機⁽¹⁾

10 X 通常動作時 有効

BORレディを待機 スリープ時 無効

01 1 X 有効

ただちに起動

0 X 無効

00 X X 無効

Note 1: この場合BORを待機すると書かれていますが、BORは既に動作しているため遅延は生じません。

 2012 Microchip Technology Inc.

Preliminary

DS41485A_JP - p. 35

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図5-2: ブラウンアウトの状態

レジスタ5-1: BORCON: ブラウンアウトリセット制御レジスタ

R/W-1/u R/W-0/u U-0 U-0 U-0 U-0 U-0 R-q/u

SBOREN BORFS — — — — — BORRDY

bit 7 bit 0

凡例:

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し

u = ビットは不変 x = ビットは未知 -n/n = PORおよびBOR時の値/その他の全てのリセット 時の値

「1」 = ビットはセット 「0」 = ビットはクリア q = 条件による

bit 7 SBOREN:ソフトウェア制御ブラウンアウトリセットイネーブルビット

コンフィグレーション ワードのBOREN <1:0>  01の場合:

SBORENは読み書き可能だが、BORへ影響しない

コンフィグレーション ワードのBOREN <1:0> = 01の場合: 1 = BORを有効にする

0 = BORを無効にする

bit 6 BORFS:ブラウンアウト リセット高速起動ビット⁽¹⁾

BOREN<1:0> = 11 (常時ON)、またはBOREN<1:0> = 00 (常時OFF)の場合:

BORFSは読み書き可能だが、BORへ影響しない

BOREN <1:0> = 10 (スリープ時無効)、またはBOREN<1:0> = 01 (ソフトウェア制御)の場合: 1 = バンドギャップを強制的に常時ONにする(スリープ/復帰/通常動作の各条件に適用) 0 =バンドギャップは通常動作するが、停止可能である

bit 5-1 未実装:「0」として読み出し

bit 0 BORRDY: ブラウンアウトリセット回路レディステータスビット

1 = ブラウンアウト リセット回路がアクティブである 0 = ブラウンアウト リセット回路はアクティブでない

Note 1: BOREN<1:0>ビットはコンフィグレーション ワード内にあります。

TPWRT(1)

V^BOR

VDD

Internal Reset

VBOR VDD

Internal

Reset < ^TPWRT TPWRT(1)

TPWRT(1)

V^BOR

VDD

Internal Reset

Note 1: TPWRTの遅延は、PWRTEビットが「0」にプログラムされている場合のみ生じます。

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5.3 低消費電力ブラウンアウト リセット (LPBOR)

低消費電力ブラウンアウトリセット(LPBOR)は、リ セット サブシステムに不可欠な部分です。BOR と他 のモジュールとの相互作用については、図 5-1を参照 してください。

LPBORは外部VDDピンの監視に使います。一定の値

より低い電圧が検出されると、デバイスはリセット状 態に保持されます。その場合、レジスタビット(BOR) が変化し、BOR リセットが発生した事を示します。

BOR とLPBORは、いずれも同じビットをセットし

ます。レジスタ 5-2を参照してください。

5.3.1 LPBORの有効化

LPBORはコンフィグレーション ワードのLPBORビッ ト に よ っ て 制 御 し ま す。デ バ イ ス を 消 去 す る と、

LPBORモジュールは既定値(無効)に戻ります。

5.3.1.1 LPBORモジュールの出力

LPBOR モジュールの出力は、リセットを実行するか

どうかを示す信号です。この信号とBOR モジュール のリセット信号の論理和(OR)を取る事で、PCONレ ジスタと電源制御ブロックに入力される汎用BOR 信 号が得られます。

5.4 MCLR

MCLRはデバイスをリセットする外部入力です。MCLR

の機能は、コンフィグレーション ワードの MCLRE ビットとLVPビットによって制御します(表 5-2)。

5.4.1 MCLR有効

MCLRを有効にして、このピンをLowに保持すると、デ バイスはリセット状態を維持します。MCLR ピンは、

デバイス内部の弱プルアップ回路を介してVDDに接続 されています。

デバイスのMCLRリセットパスはノイズフィルタを備 えています。このフィルタによって、小さなパルスは 検出されても無視されます。

5.4.2 MCLR無効

MCLRが無効の場合、このピンは汎用入力として機能 し、内部の弱プルアップ回路はソフトウェアが制御し ます。

5.5 ウォッチドッグ タイマ (WDT) リセット

ウォッチドッグ タイマは、タイムアウト期間内に ファームウェアがCLRWDT命令を発行しないとリセッ トを生成します。STATUSレジスタのTOビットとPD ビットの変化がWDTリセットを示します。詳細は、セ

クション 8.0「ウォッチドッグ タイマ」を参照してく

ださい。

5.6 プログラミング モード ICSP の終了

プログラミング モードを終了すると、デバイスはPOR 発生時のように動作します。

5.7 パワーアップ タイマ

必要に応じてパワーアップ タイマを使用し、BORまた はPORイベント後のデバイス実行を遅延させる事がで きます。このタイマは通常、デバイスが動作を開始す る前にVDDを安定化させるために使用します。

パワーアップ タイマはコンフィグレーション ワード

のPWRTEビットによって制御します。

5.8 起動シーケンス

PORまたはBORの解除後にデバイスが実行を開始す るには、以下の条件が満たされる必要があります。

1. パワーアップ タイマのカウント終了(有効な場合) 2. MCLRの解除(有効な場合)

タイムアウトの合計時間は、オシレータとパワーアップ タイマの設定で決まります。詳細は、セクション 4.0

「オシレータ モジュール」を参照してください。

パワーアップタイマは、MCLR リセットとは別に動 作します。MCLRを十分長い期間Lowに保持すると、

パワーアップタイマがタイムアウトします。MCLR を Highにすると、ただちにプログラムの実行が開始します

(図 5-3参照)。これは、テスト時または並列動作して

いる複数のデバイスの同期を取る場合に便利です。

表5-2: MCLRの設定

MCLRE LVP MCLR

0 0 無効

1 0 有効

x 1 有効

Note: リセットはMCLRピンをLowに駆動しま せん。

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図5-3: リセット起動シーケンス

TMCLR TPWRT

VDD Internal POR

Power-Up Timer MCLR

Internal RESET

Oscillator Modes

Internal Oscillator

Oscillator F^OSC

External Clock (EC) CLKIN

FOSC

ドキュメント内 PIC10(L)F320/322 Data Sheet (ページ 33-41)