6. DC特性
7.3 ホストインタフェースのタイミング
7.3.1 Intel 80インタフェースのタイミング
図7.4 Intel 80の入力AC特性
注:
D/C#入力端子を使用してアドレスとデータを区別します。
CS#端子は、メモリデータポートREG[A0h]への各書き込みの間、LOWに保つことができます。こ
れにより、メモリへのバーストデータの書き込みをサポートすることができす。S1D13771
へのホ ストアクセスの詳細については、101ページの13.「ホストインタフェース」を参照してください。D/C#
CS#
WE#
MD[7:0]（ライト）
RD#
MD[7:0]（リード）
t
astt
ahtt
cst
csft
csft
wct
wlt
wht
dstt
dhtt
rcst
rct
rlt
rht
ahtt
odht
rddt
rdvt
rdzt
cht
ch注
1.
ライトサイクル後のリードについて、RD#
の立ち下がりエッジ後、t
rddの最大値だけMD
バスをHigh-Z
に駆動する必 要があります。2. t
rdvとt
rdzの最大値は、CL = 30pF
に基づいています。3. t
rddとt
odhの最小値は、CL = 8pF
に基づいています。4. t
rh+ 3.9 < 10.5
の場合、T
odhmin= t
rh+ 3.9 t
rh+ 3.9 > 10.5
の場合、T
odhmin= 10.5
5.
非同期レジスタ（REG[00h]
～REG[2Eh]
およびREG[F0h]
～REG[FAh]
）の場合t
wcmin =10ns
同期レジスタ（
REG[40h]
～REG[EAh]
）およびメモリの場合t
wcmin = SYSCLK + 2ns
表7.4 Intel 80の入力AC特性
信号 記号 パラメータ Min Max 単位
D/C# tast アドレスのセットアップ時間 2 — ns
taht アドレスのホールド時間 2 — ns
CS#
tcs チップセレクトのセットアップ時間（ライト） twl + 2 — ns trcs チップセレクトのセットアップ時間（リード） trl + 2 — ns tch チップセレクトのホールド時間（リード／ライト） 2 — ns
tcsf チップセレクトの待機時間 2 — ns
WE#
twc ライトサイクル（立ち下がりエッジから次の立ち下
がりエッジまで） （注5） — ns
twh パルスHIGH期間 twc - twl — ns
twl パルスLOW期間 3 — ns
RD#
trc レジスタのリードサイクル trl + trh — ns
trh パルスHIGH期間 4 — ns
trl レジスタのパルスLOW期間 trdv — ns
MD[7:0]
tdst データのセットアップ時間 2 — ns
tdht データのホールド時間 2 — ns
trdv リードの立ち下がりエッジ→レジスタのMDが有
効（注2） — 16.5 ns
trdd リードの立ち下がりエッジ→レジスタのMDが駆
動（注3） 3.9 — ns
todh 有効なMDについてリードのホールド時間（注3） （注4） — ns trdz リードの立ち上がりエッジ→MD High-Z（注2） — 33.6 ns
7.3.2 Hi-Z状態への遷移時間の定義
高速信号のハイインピーダンス（Hi-Z）の測定は困難であるため、High/Lowから
Hi-Zへの遷移時間は以下のように規定されています。
High
からHi-Z
への遅延時間: t
pHZ。Pch-MOSFET
の最終段のゲート電圧が0.8 x IOVDD
に 変わるとき（Pch-MOSFET
がオフ）の遅延時間。Hi-Z
までの総遅延時間は、次式で算出 されます。内部ロジック遅延
+ t
pHZ（High
からHi-Z
）Low
からHi-Z
への遅延時間: t
pLZ。Nch-MOSFET
の最終段のゲート電圧が0.2 x IOVDD
に 変わるとき（Nch-MOSFET
がオフ）の遅延時間。Hi-Z
までの総遅延時間は、次式で算出 されます。内部ロジック遅延
+ t
pLZ（Low
からHi-Z
）トライステート出力セルの最終段の機能モデルは、27ページの図7.5「Hi-Z状態へ の遷移時間の定義」に示されています。
図7.5 Hi-Z状態への遷移時間の定義
EN
A
X P
N IOVDD
VSS tpHZを測定
tpLZを測定
EN
½IOVDD
tpHZ 0.8 IOVDD
IOVDD Volt
P
時間
EN
½IOVDD
tpLZ 0.2 IOVDD
IOVDD Volt
N
時間 トライステート出力セル