シグナル

このセクションは、PFLメガファンクションの入力および出力信号に関する情報を提 供します。

表 14に、PFLシグナルの機能と、コンフィギュレーション・ピンが必要とする外部 プルアップ抵抗の指定をリストします。

f アルテラFPGAファミリに指定するコンフィギュレーション・ピンとプルアップにつ いて詳しくは、コンフィギュレーション・ハンドブックを参照してください。

表 14. PFL・シグナル⁽¹⁾ ( その １ )

ピン 概要 ウィーク・

プルアップ 機能

pfl_nreset 入力 —

PFLメガファンクションへの非同期リセット。

Highにして、FPGAコンフィギュレーションを イネーブルします。FPGAコンフィギュレー ション避ける場合、PFLメガファンクションを 使用しない時にLowにしておきます。

このピンは、PFLメガファンクションのフラッ シュ・プログラミングに機能的な影響を与え ません。

pfl_flash_access_granted 入力 —

システム・レベルの同期に使用します。この ピンはプロセッサ、またはフラッシュへのア クセスをコントロールするアービタによって 駆動されます。PFLメガファンクションをフ ラッシュ・マスタの機能とする必要がある場 合、このアクティブHighのピンを常にHighで 接続します。pfl_flash_access_grantedピン をLowに下げると、JTAGインタフェースはフ ラッシュへのアクセス、およびFPGAのコン フィギュレーションができません。

pfl_clk ⁽²⁾ 入力 —

デバイス用のユーザー入力クロック。

周波数をメガファンクションで指定された周 波数と一致させてください。また、コンフィ ギュレーション中にFPGAに指定された最大 DCLK周波数を超えないでください。

fpga_pgm[] ⁽²⁾ 入力 — コンフィギュレーション用のページを決定し

ます。

fpga_conf_done ⁽²⁾ 入力

10-kΩ Pull-Up Resistor

FPGAのCONF_DONEピンに接続します。コンフィ ギュレーションが成功すると、FPGAはピンを Highに解放します。FPGAコンフィギュレーショ ン中は、このピンはLowに保たれます。

FPGAのnSTATUSピンに接続します。

pfl_nreconfigure ⁽²⁾ 入力 —

このピンのLow信号によりFPGAコンフィギュ レーションが開始します。このピンをスイッ チに再接続することで、FPGAコンフィギュ レーションをコントロールするためにさらに 柔軟にこの入力ピンをHighまたはLowへと セットすることができます。FPGAのリコン フィギュレーションが開始すると、

fpga_nconfigピンはFPGAデバイスをリセット するためにLowへと引き下げられます。

pfl_clkpfl_clkピンがこの信号をレジスタし ます。

pfl_flash_access_request 出力 —

システムレベルの同期に使用します。

このピンは、必要な時にプロセッサまたは アービタに接続します。JTAGインタフェース がフラッシュにアクセスするときに、または PFLメガファンクションがFPGAをコンフィ ギュレーションするときに、PFLメガファンク ションはこのピンをHighに駆動します。この 出力ピンはflash_noeおよびflash_nweピン と連動して機能します。

flash_addr [] ⁽⁵⁾ 出力 —

メモリ・アドレスにアドレスを入力します。

アドレス・バス・ラインの幅は、フラッシュ メモリ・デバイスの集積度とflash_dataバス の幅に依存します。

flash_data [] ⁽⁵⁾

入力または 出力

（双方向ピン）

—

フラッシュ・メモリへの、またはフラッシュ・

メモリからの、8または16ビット・データの パラレルでの送受信のためのデータ・バスで す。⁽³⁾

flash_nce [] 出力 —

フラッシュ・メモリ・デバイスのnCEピンに 接続します。

Low信号でフラッシュ・メモリ・デバイスを イネーブルにします。複数のフラッシュ・メ モリ・デバイスをサポートするために、接続 されたすべてのフラッシュ・メモリ・デバイ スの各nCEピンに、このflash_nceピンを接続 します。ポートの幅は、チェイン内のフラッ シュ・メモリ・デバイスの数に依存します。

flash_nwe 出力 —

フラッシュ・メモリ・デバイスのnWEピンに 接続します。

Low信号でフラッシュ・メモリ・デバイスへ の書き込み動作をイネーブルにします。

flash_noe 出力 —

フラッシュ・メモリ・デバイスのnOEピンに 接続します。Low信号で、読み出し動作中の フラッシュ・メモリ・デバイスの出力をイ ネーブルにします。

表 14. PFL・シグナル⁽¹⁾ ( その ２ )

ピン 概要 ウィーク・

プルアップ 機能

flash_clk ⁽⁴⁾ 出力 —

バースト・モードに使用します。

フラッシュ・メモリ・デバイスのCLK入力ピ ンに接続します。CLKのアクティブ・エッジ は、フラッシュ・メモリ・デバイスの内部ア ドレス・カウンタをインクリメントします。

flash_clk周波数は、シングルCFIフラッシュの バースト・モードでは、pfl_clk周波数の半分 です。デュアルP30またはP33 CFIフラッ シュ・ソリューションでは、flash_clk周波数 はpfl_clk周波数の4分の1で動作します。

flash_nadv ⁽⁴⁾ 出力 —

バースト・モードに使用します。

フラッシュ・メモリ・デバイスのアドレス有 効入力ピンに接続します。この信号は、開始 アドレスをラッチするために使用します。

flash_nreset 出力 —

フラッシュ・メモリ・デバイスのリセット・

ピンに接続します。Low信号でフラッシュ・

メモリ・デバイスをリセットします。

fpga_data [] ⁽²⁾ 出力 —

コンフィギュレーション中に、フラッシュから FPGAデバイスへデータを出力します。

PSモードでは、1ビット・バスfpga_data[0]

のデータ・ラインになります。FPPモードで は、8ビットfpga_data[7..0]のデータバスに なります。

fpga_dclk ⁽²⁾ 出力 —

FPGAのDCLKピンに接続します。

コンフィギュレーション中のFPGAデバイスへ のクロック入力データです。

fpga_nconfig ⁽²⁾

オープン・

ドレイン 出力

10-kΩ Pull-Up Resistor

FPGAのnCONFIGピンに接続します。

LowのパルスがFPGAをリセットし、コンフィ ギュレーションを開始します。⁽³⁾

flash_sck [] 出力 —

フラッシュ・データの読み出し動作用のク ロック・ソースです。

QSPIフラッシュのCLK入力ピンに接続します。

複数のQSPIフラッシュを使用している場合に は、すべてのQSPIフラッシュのCLK入力にこ のピンを接続します。ポートの幅は、チェイ ン内のQSPIフラッシュの数と同等にします。

flash_nce [] 出力 —

QSPIフラッシュのncsピンに接続します。複 数のQSPIフラッシュを使用している場合に は、すべてのQSPIフラッシュのncsピンにこ のピンを接続します。ポートの幅は、チェイ ン内のQSPIフラッシュの数と同等にします。

表 14. PFL・シグナル⁽¹⁾ ( その ３ )

ピン 概要 ウィーク・

プルアップ 機能

flash_io0 [] 出力 —

QSPIフラッシュへの、またはQSPIフラッシュ からの、データバスの最初のビットです。複 数のQSPIフラッシュを使用している場合に は、すべてのQSPIのフラッシュのデータバス の最初のビットにこのピンを接続します。

ポートの幅は、チェイン内のQSPIフラッシュ の数と同等にします。

flash_io1 [] 出力 —

QSPIフラッシュへの、またはQSPIフラッシュ からの、データバスの2番目のビットです。

複数のQSPIフラッシュを使用している場合に は、すべてのQSPIのフラッシュのデータバス の2番目のビットにこのピンを接続します。

ポートの幅は、チェイン内のQSPIフラッシュ の数と同等にします。

flash_io2 [] 出力 —

QSPIフラッシュへの、またはQSPIフラッシュ からの、データバスの3番目のビットです。

複数のQSPIフラッシュを使用している場合に は、すべてのQSPIのフラッシュのデータバス の3番目のビットにこのピンを接続します。

ポートの幅は、チェイン内のQSPIフラッシュ の数と同等にします。

flash_io3 [] 出力 —

QSPIフラッシュへの、またはQSPIフラッシュ からの、データバスの4番目のビットです。

複数のQSPIフラッシュを使用している場合に は、すべてのQSPIのフラッシュのデータバス の4番目のビットにこのピンを接続します。

ポートの幅は、チェイン内のQSPIフラッシュ の数と同等にします。

pfl_reset_watchdog 入力 —

ウォッチドッグ・タイマがタイムアウトする 前にリセットするトグル信号です。適切に ウォッチドッグ・タイマをリセットするため に、pfl_clk周波数で少なくとも2クロック・

サイクルは、信号をHighまたはLowに保持し ます。

pfl_watchdog_error 出力 — Highの信号で、ウォッチドッグ・タイマのエ

ラーを示します。

表 14：注 

(1) 最大のFPGAコンフィギュレーションDCLK周波数については、コンフィギュレーション・ハンドブックを参照してください。

(2) これらのピンは、PFLメガファンクションのフラッシュ・プログラミング・オプションには使用できません。

(3) アルテラは、PFLピンとCPLDのI/Oピンの間、特にflash_dataおよびfpga_nconfigピンに、ロジックを挿入しないことを お勧めします。

(4) flash_clk と flash_nadv ピンはバースト・モードだけに使用します。バーストモードを使用しない場合、フラッシュ・メモ リ・デバイスからCPLDデバイスに、これらのピンを接続しないでください。

(5) PFLがフラッシュ・メモリ・デバイスにアクセスしていないときのflash_addrおよびflash_dataピンの出力は、PFLイン

タフェース・トライ・ステート・オプションを選択していない場合には、未使用ピン設定に準じます。

表 14. PFL・シグナル⁽¹⁾ ( その ４ )

ピン 概要 ウィーク・

プルアップ 機能