1 PFLメガファンクションが未定義状態に入るのを防ぐために、アルテラはsafe state
machine設定をイネーブルにすることを推奨します。このオプションを設定するに
は、AssignmentメニューのSettingsをクリックし、次に、Analysis and Synthesisペー ジのSettingsダイアログ・ボックスで、More Settingsをクリックし、safe state
machineを選択します。
アルテラCPLDおよびNios IIプロセッサは、それぞれ個別のCFIフラッシュ・メモ
リ・デバイスのプログラミングをすることができます。両方のプロセッサが同時に CFIフラッシュ・メモリ・デバイスにアクセスすることを防止するために、CPLDお よびNios IIプロセッサのflash_access_grantedとflash_access_requestピンは互 いに接続されています。
f FPGAのコンフィギュレーションについて詳しくは、コンフィギュレーション・ハン ドブックを参照してください。また、Nios IIプロセッサについて詳しくは、Nios IIプ ロセッサ・リファレンス・ハンドブックを参照してください。
Nios IIプロセッサではなく他のプロセッサやコントローラを使用する場合、PFLメガ
ファンクションのpfl_flash_access_grantedおよびpfl_flash_access_requestピ ンを 38ページの表 12のメソッドでプロセッサと接続します。
また、プロセッサやコントローラに、フラッシュ・メモリ・デバイスのリードまた はライト・アクセス時間を指定する必要があります。データの競合を避けるために、
PFLメガファンクションがフラッシュ・メモリ・デバイスにアクセスする際、
pfl_flash_access_request信号がHighのときには、プロセッサからの出力ピンをト ライ・ステートにします。
Flash Interface Setting
Number of flash devices used
CFI Parallel Flashの場合：1～16 Altera Active Serial ×4の場合：
1、2、4
Quad SPI Flashの場合：1、2、4 NAND Flashの場合：1
PFLメガファンクションに接続するフラッシュ・
メモリ・デバイスの数を指定します。
フラッシュ・メモリ・デバイスは4つまで使用 可能です。
Largest flash density
CFI Parallel Flashの場合：
8 Mbit～4 Gbit NAND Flashの場合：
Micron（NAND）では 512 Mbitまたは2 Gbit Micron （MT29）では1 Gbit
プログラミングする、またはFPGAコンフィギュ レーションに使用する、フラッシュ・メモリ・
デバイスの集積度を指定します。
PFLメガファンクションに複数のフラッシュ・メ モリ・デバイスを接続する場合、最大のフラッ シュ・メモリ・デバイスの集積度を指定します。
CFIフラッシュを使用する場合、2つのCFIフ ラッシュの集積度の和に相当する集積度を選択 します。たとえば、2つの512 MビットCFIフ ラッシュを使用する場合には、CFI 1 Gビットを 選択する必要があります。
（CFIパラレル・フラッシュまたはNANDフラッ シュを選択した場合にのみ有効）
Flash interface data width
CFI Parallel Flashの場合：
8、16、または32 bit NAND Flashの場合：
8 bitまたは16 bit
フラッシュ・データの幅をビットで指定します。
フラッシュ・データ幅は、使用するフラッシュ・
メモリ・デバイスによって異なります。複数の フラッシュ・メモリ・デバイスをサポートすつ ために、接続されたすべてのフラッシュ・メモ リ・デバイスのデータ幅は同一である必要があ ります。
CFIフラッシュでは、2つのCFIフラッシュの データ幅の合計に相当するフラッシュ・データ 幅を選択します。たとえば、デュアルP30また はP33ソリューションをターゲットにしている 場合、各CFIフラッシュ・データ幅が16ビット ですので、32ビットを選択する必要があります。
（CFIパラレル・フラッシュまたはNANDフラッ シュを選択した場合にのみ有効）
User control flash_nreset
pin OnまたはOff
フラッシュ・メモリ・デバイスのresetピンに 接続するために、PFLメガファンクションに flash_nresetピンを作成します。
Low信号はフラッシュ・メモリ・デバイスをリ セットします。バーストモードでは、このピン はデフォルトでイネーブルです。
SpansionのGLフラッシュ・デバイスを使用する
場合、このピンはフラッシュ・デバイスの RESET#
ピンに接続します。
（CFIパラレル・フラッシュを選択した場合にの 表 13. PFL メガファンクションのパラメータ ( その ２ )
メガファンクション
・オプション 値 概要
Quad SPI flash device
manufacturer Macronix、Micron、Spansion
QSPIフラッシュ・デバイスのメーカーを指定し ます。
（QSPIフラッシュを選択した場合にのみ有効）
Quad SPI flash device
density 8 Mbit～256 Mbit
プログラミングする、またはFPGAのコンフィ ギュレーションに使用する、QSPIフラッシュの 集積度を指定します。
（QSPIフラッシュを選択した場合にのみ有効。）
Byte address for reserved
block area —
不良ブロックの管理のために、予約ブロック・
エリアの開始アドレスを指定します。
NANDフラッシュ・メモリには、無効ビットを1 つ以上含む不良ブロックが含まれている可能性 があります。予約ブロックは、PFLメガファンク ションが検出した不良ブロックと置き換わりま す。アルテラは、総ブロックの2％以上を予約ブ ロックとすることを推奨します。
（NANDフラッシュを選択した場合にのみ有効）
On-die ECC support OnまたはOff
オンダイECCのサポートをイネーブルします。
特定のNANDフラッシュ・メモリ・デバイスは、
オンダイECCを備えています。PFLメガファンク ションが、フラッシュ・メモリ・デバイスのオ ンダイECCを使用することを可能にします。
このオプションをオフにすると、PFLメガファン クションは、独自のECCエンジンを生成するこ とができます。
（NANDフラッシュを選択した場合にのみ有効）
Flash Programming
Flash programming IP
optimization Area、Speed
フラッシュ・プログラミングのIP最適化を指定 します。
スピードを選択してPFL IPコアを最適化すると、
フラッシュ・プログラミング時間は短縮されま すが、メガファンクションのLEの使用量が増加 します。エリアを選択してPFL IPコアを最適化 すると、メガファンクションのLEの使用量は削 減されますが、フラッシュ・プログラミング時 間は増大します。
（CFIパラレル・フラッシュを選択した場合にの み有効）
Flash programming IP optimizationでSpeedを選択 した場合に、FIFOサイズを指定します。
PFLメガファンクションは、フラッシュ・プログ 表 13. PFL メガファンクションのパラメータ ( その ３ )
メガファンクション
・オプション 値 概要
Add Block-CRC verification
acceleration support OnまたはOff
検証を高速化するためのブロックを追加します。
（CFIパラレル・フラッシュを選択した場合にの み有効）
FPGA Configuration
External clock frequency —
FPGAをコンフィギュレーションするためにメガ ファンクションにユーザー供給のクロック周波 数を指定します。クロック周波数は、FPGAのコ ンフィギュレーションが許容する最大クロック
（DCLK）周波数の2倍を超えないようにする必要 があります。PFLメガファンクションは、入力ク ロックの周波数を最大で2までで除算すること ができます。
Flash access time —
フラッシュのアクセス時間を指定します。
フラッシュ・メモリ・デバイスに必要な最大ア クセス時間は、フラッシュ・データシートに記 載されています。アルテラは、必要とされる時 間と同じ、またはそれより長いフラッシュ・ア クセス時間を指定することを推奨します。
CFIパラレル・フラッシュでは、ユニットはns です。NANDフラッシュでは、ユニットはusで す。NANDフラッシュは、バイトの代わりにペー ジを使用し、また、より多くのアクセス時間を 必要とします。
このオプションは、QSPIフラッシュには無効です。
Option bits byte address —
フラッシュメモリに格納されているオプション・
ビットの開始アドレスを指定します。
開始アドレスの位置は8 Kバイト境界の上にある 必要があります。
オプション・ビットについて詳しくは、14ペー ジ「オプション・ビットの格納」を参照してく ださい。
FPGA configuration scheme
PS FPP FPP ×16
（Stratix Vデバイスの場合）
FPP ×32
（Stratix Vデバイスの場合）
FPGAコンフィギュレーション方式を選択します。
FPPのデフォルト設定はFPP ×8です。Stratix Vデ バイスを使用している場合、2つの追加FPPモー ドが利用可能です：FPP ×16、およびFPP ×32 表 13. PFL メガファンクションのパラメータ ( その ４ )
メガファンクション
・オプション 値 概要
Configuration failure response options
Halt、Retry same page、または Retry from fixed address
コンフィギュレーションエラー時の、コンフィ ギュレーション動作を指定します。
Haltを選択した場合、エラー発生後にFPGAコン フィギュレーションは完全に停止します。
Retry same pageを選択した場合、エラー発生後 にPFLメガファンクションが、同じページの データでFPGAのリコンフィギュレーションをし ます。
Retry from fixed addressを選択した場合、エラー発 生後にPFLメガファンクションは、次のオプショ ン・フィールドで規定しているアドレスのデータ でFPGAをリコンフィギュレーションします。
Byte address to retry from
on configuration failure —
Configuration failure response optionsでRetry from fixed addressを選択した場合、このオプション は、PFLメガファンクションがコンフィギュレー ション・エラーのためのリコンフィギュレー ションから読み出すようにフラッシュ・アドレ スを指定します。
Include input to force
reconfiguration OnまたはOff
オプショナルのリコンフィギュレーション入力 ピン(pfl_nreconfigure)を含めて、FPGAのリコ ンフィギュレーションをイネーブルにします。
Watchdog timer OnまたはOff
リモート・システム・アップグレードをサポート するためウォッチドッグ・タイマをイネーブルし ます。このオプションをオンにすると
pfl_reset_watchdog入力ピンと
pfl_watchdog_error出力ピンがイネーブルになり ます。
また、ウォッチドッグ・タイマがタイムアウトす るまでの周期を指定します。
ウォッチドッグ・タイマはpfl_clk周波数で動作 するタイム・カウンタです。
Time period before the
watchdog timer times out —
ウォッチドッグ・タイマのタイムアウト・ピリ オドを指定します。デフォルトのタイムアウト・
ピリオドは、10msです。
Ratio between input clock
and DCLK output clock 1、2、4、または8
入力クロックとDCLKの間の比率を指定します。
■ 比率8とはpfl_clkへの外部クロック8ごとに、
fpga_dclkを1 生成することを意味します。
■ 比率 4とはpfl_clkへの外部クロック4ごとに、
fpga_dclkを1 生成することを意味します。
■ 比率2とはpfl_clkへの外部クロック2ごとに、
fpga_dclkを1 生成することを意味します。
■ 比率1とはpfl_clkへの外部クロック1ごとに、
表 13. PFL メガファンクションのパラメータ ( その ５ ) メガファンクション
・オプション 値 概要