6‑3
nc‑GaN/SiO2/n'Si構造ボトムゲート型TFT
6‑3‑I TFT構造
図6‑4に本研究で基礎的なトランジスタ特性を把握するために用いたボトムゲート型nc‑GaN TFT の作製行程を示す｡作業工程の簡略化とチャネルの平坦性確保のため､基板には表面酸化されたn型
cISiウェハー(絶縁層siO2 150 nm)を用い,そのn型Si部分をゲート電極とした. nc‑GaNは反応性ス パッタリング法により堆積させ,活性層とした｡さらにその上にアルミニウム電極を真空蒸着法によ
り堆積させ,ソースおよびドレイン電極とした｡図中のWはチャネル幅､ Lはチャネル長でありそれ ぞれ1.5mmおよびo.o5 mmを用いた｡
6‑3‑2 熟アニールによるnc‑GaNTFTのトランジスタ特性の変化
4‑4節において, 800oCでの熱アニールにより局在準位を低減できることを示した.ここでは, nc‑
GaNmのトランジスタ特性の800oC熱アニールの効果について調べた｡基板温度200 oCでnc‑GaN 薄膜を製膜し,熱アニールをせずにドレイン･ソース電極を蒸着したnc‑GaN TFTのIds‑Vds特性を図 6‑5(A)に,同時に製膜されたnc‑GaN薄膜を800oCで熱アニールした後にドレイン･ソース電極を蒸
着したmのIds‑Vds特性を図6‑5(B)に示した.どちらのTFrもvdsおよびvgsによってIdsが制御
できることが分かるo しかし,それらの動作電流の大きさには違いがみられた.図6‑6は上記のTFT のIds‑Vgs特性を示した結果であるo熱アニールしていないnc‑GaNmのドレイン電流は,逆方向バ
Process‑1 Process‑2 Process‑3 Process‑4
Depositionofnc‑GaN EvaI)OratiOnOf Ecthing
(reactivesputtering) Alelectrodes &Wiring l;⊆】i
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DrainVoltage (V)
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(A)アニール処理を施していない
nc‑GaN TFT
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0 5 10 15
Drain Voltage (V) (B)800 oCアニール処理を施した
ncIGaN TFT
図6‑5
ドレイン電流‑ドレイン電圧特性
イアス下では40 pA程度と非常に 低い値であった｡順方向バイアス 下においてのオン電流Ⅰ.nも1nA程 度と非常に低く,スイッチング比 I.nn.ffは102程度しか得られなかっ たo電界効果移動度pも10■ cm2/v･s
と非常に小さい値であった｡一方
800 oCにて熱アニールしたnc‑GaN TFTのドレイン電流は図6‑6の三角 印で示されているように飛躍的に 増加していることが分かった｡オ フ電流I.ffは400pAまで増加して いるが､オン電流Ⅰ｡｡が1トIA程度
Ei
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∃ U 亡
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良
･10 ･5 0 5 10 15 20
Gate ▼oltage (Ⅴ)
図6‑6 lds‑Vgs特性における7ニールの効果 まで向上したため､ ㌔nn.frは103
以上まで改善されたo電界効果移動度pも10‑2cm2/v･sまで向上したoボトムゲート型nc‑GaNTFTの 場合,チャネルとなる活性層の初期成長層は非常にアモルファス性が高く,構造の乱れによる局在準 位が非常に多いことが予測される｡実際に4章で示したように,膜厚の薄いものほど結晶化度は低
く,その局在準位は増加していた｡アニール未処理のmではpが1014cm2N･sでありLCDに応用す
るには不十分である.しかし, 800oCでのアニール処理によりpは約2桁改善される事実は､ 800oCで の熱アニールによりアモルファス性の高い初期成長層の局在準位が低減されていることを示している
ものと考えられる｡
6‑3‑3 nc‑GaNTFTにおける活性層の膿厚依存性
生産コストの削減およびシリーズ抵抗の減少の面から､ TFTの活性層の膜厚はできるだけ薄くする のが望ましい｡しかし､過度の膜厚の減少はドレイン電流の減少を招き,スイッチング比I.nn.uを低
下させる｡一般に実用化されているa‑Si‥Ⅲ mおよびpoly‑Si TFTの活性層はおよそ50 nm程度であ る｡本節では､ nc‑GaNmの活性層
であるnc‑GaN薄膜の膜厚の最適化 を行った｡活性層であるnc‑GaNは 基板温度300oC､投入電力60Wの一 定条件で製膜し､ 800oCでのアニー ル処理を施したo図6‑7に活性層の 膜厚が35, 70, 105および175nm
のncIGaN TFrのIds‑Vgs特性を示し
た｡すべてのTFTにおいてドレイン 電流をゲートバイアスによって制御
できることが確認できた｡中でも活 性層の膜厚が105 nmのnc‑GaNm では,オン電流I.nが数uAと高く､
かつⅠ.n/Ⅰ.qも105以上と高い値が得 られたo また,電界効果移動度pは o.3cm2/v･sまで向上できた｡そのIds‑
vds特性を図6‑8に示す｡ Ids‑Ⅵs良 好なピンチオフ状態が実現できてい ることが分かる｡活性層が35nmお よび70 nmのnc‑GaNTFrの移動度p 値は,それぞれ0.02およびo.o5 cm2/v･sともに小さかった｡また､
スイッチング比Ⅰ.n/I.frは103および 104以上であった.活性層の膜厚の 減少に伴いドレイン電流が低下する 理由として,ゲートバイアスによる
チャネルへのキャリアの誘起が不十 分であることが考えられる｡一方､
105nmより厚い175nmのもので
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∈ 4) h 一■
∋ U i:
4〜
CBL
EB 10･5 10･6 10･7 1018 10･, 10･10 10‑ll 10･12 10113
.10 .5 0 5 10 15 20 25
Gate ▼oltage (Ⅴ)
図6‑7 活性層の膜厚の異なるTFTのIds‑∨ 特性
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L ヨ U 亡
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4
3
+...+v+gs=20V
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●●●●●●●●●●●●
1古Ⅴ
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14V
●
12V
●
●●●●
0 2 4 6 8 10 12
Drain voltage (V)
図6‑8
[ds‑Vds特性(nc‑GaNの膜厚105
nm)表6‑1 nc‑GaN､
a‑Si:Hおよぴpoly‑Siを活性層に用いたTFTの代表的な移動度､ス
イッチング比およぴしきい値電圧の比較[1 ‑4]m (filmthickness)
Fieldeffectmobility I(cm2ⅣーS) Switchingratio
■I.nn.fr Thresholdvoltage
Ⅴ仙(Ⅴ)
nc‑GaNm a‑Si:H
匡国
匡司 匡蔓I
(35nm) (70nm) (105nm) (175nm) (‑50nm) (‑50nm)
0.001 0.01 0.1 0.001
0.5‑10 10‑650
‑0.02 ‑0.05 ‑0.3 ‑0.01
>2×lO3 >4×104 >1×105 3×103 >10̀ >104
7‑13 7‑9.5 5‑8.5
‑10 2‑3 ‑2
は､シリーズ抵抗の増加のためⅠ.nが叫A以下と小さかった｡移動度pは0･01cmツⅤ.sであった.ま
た,膜厚の増加によってチャネルを介さない電流が増加したため, I.frがト10pAに増加してしまっ た｡これらの結果から, nc‑GaNの膜厚は100nm程度が最適膜厚であることが分かった｡これらのnc‑
GaNTFrと実際に応用されているa‑Si:H TFTおよびpoly‑Si TFTのp､ Ⅰ.nn.frおよびしきい値電圧V.hを 表6‑1にまとめた.活性層の膜厚が105nmのnc‑GaNTFTは, vlhが他に比べ2‑3倍大きいが､ pおよび I.nn.frに関してはa‑si:HTFTの値とほぼ同等程度まで向上させることができた｡
6‑3‑4 製膜温度によるnc‑GaNTFTのトランジスタ特性の変化
図6‑9は活性層であるnc‑GaN薄膜を200oC, 300oCおよび400oCの基板温度で製膜後に､ 800oCに てアニール処理を施したnc‑GaN mの
Ids‑Vgs*･性である｡まず始めにオフ電
流I.Ef (Vgs≦OV)に注目する｡ 200oC で作製したmは,ゲート電圧Vgs=Ovでのドレイン電流Idsは30nAであり､
‑6Vのゲートバイアス印加により500pA
まで減少したo一方300oFで作製した
TFrは､ vgs≦ovにおいてオフ電流Ⅰ.fr は1pA以下であった｡図6‑10に測定温 度依存性から算出したドレイン電流Ids の活性化エネルギーとゲート電圧の関 係を示す｡この測定から得られる活性 化エネルギーは,ゲート電圧印加によ る伝導チャネルのバンドの湾曲具合を
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10･, 10･10 10･11 10･12 lolls
.15 ‑10 ̲5 0 5 10 15 20 25
Gate voltage (Ⅴ)
図619
1ds‑Vgs特性における製膜温度依存性
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