[PDF] Top 20 J88 j IEICE 2001 1 最近の更新履歴 Hideo Fujiwara J88 j IEICE 2001 1

... 2. 1 制御経路の決定と DFT 要素付加 各組合せ回路要素に対し，最小の付加ハードウェア で実現できる制御経路（ 2 入力組合せ回路要素の場合 は，互いに共通部分をもたない二つの制御経路）を決 定し， DFT 要素（マルチプレクサ，スルー機能）を付 加する．制御経路を求める組合せ回路要素は，一つず つ処理していくが，先の処理で付加した DFT 要素は ... 完全なドキュメントを参照

... SoC の実動作速度での連 続し たテ スト 系列の 印加に 利用可能であ る． c の G J は 無閉路であるので ，条件 1 より， c の各入力端子に 対し て， SoC の外部入力から 一つ以上の単純経路が 存 在する．更に 条件 3 より，各コアは 一つの 形状が 選択 され ， G J ... 完全なドキュメントを参照

... ，各演算の実行遅延は 1 制御ス テップ と仮定する． バ インデ ィング の主要な手続きは ， SDFG 中の演算 を演算器に 割り当てる演算器バ インデ ィング と変数を レジ スタに 割り当てるレジ スタバ インデ ィングからな る．一般には演算器バ インデ ィング とレジ スタバ イン デ ィングに 分けて問題を解く．ここでは 演算器バ イン デ ィング，レジ スタバ ... 完全なドキュメントを参照

... は ，核回路が 組合せ回路となるので 組合せ回路用のテ スト 生成アルゴ リズムでテ スト 生成が 可能（ 以下，組 † 奈良先端科学技術大学院大学情報科学研究科，生駒市 Graduate School of Information Science, Nara Institute of Science and Technology, Ikoma-shi, 630–0101 Japan †† ... 完全なドキュメントを参照

... 系列は（ 1）テスト系列長が一定である， （ 2）各外部入力に対する 未定義値 (X) が存在する位置がテスト生成の対象故障とは無関係に決まる，という性質に着目し，静的圧縮，動 的圧縮の二つのテ スト 系列圧縮方法を提案する．まず，テスト 系列の値に 依存し ないテンプレ ート を用いた 静的 テ スト 系列圧縮方法を提案する．また圧縮後のテ スト ... 完全なドキュメントを参照

... P 1 , P 2 を M の 制 御経路， P 3 を M の 観 測経路と 呼ぶ ． 単一制御可検査デ ータパスにおいて TPG と RA を それぞれ PI と PO に 置くことに より，組合せ 回路要 素 M に 対し て ，制御経路を 用いて PI から 連続し た テ スト 系列を印加し ，観測経路を用いて M の応答を 連続し て PO で 観測できる．ほとんど ... 完全なドキュメントを参照

... type3 の制御経路，観測経路を用いることによ り， M に 属するすべての組合せ 回路要素を 同時にテ ストできる．このテ ストの間，制御経路及び 観測経路 に 現れ る制御信号（ テストプ ラン ）を固定し ておくこ とができる．つまり，一つのテ スト セッション M に 対し て ，一つの 制御パターン を 与えれば ，連続クロッ クでテ スト ... 完全なドキュメントを参照

... 近 の 並 列 計 算に お い て 重 要と され て い る 通 信コ スト を ，同 期 周 期 L，通信路帯域幅の 逆数 g，パケット サ イズ B といったパラ メータに より 表すことを 可能にし たモデ ル であ る．本論文では ，デ ータ数 n の選 択 問題に 対し ， p 個のプ ロセッサを 用いて BSP モデル上で任意の整数 d ... 完全なドキュメントを参照

... RCG に対し て最小クリーク分割 [4] を行い，分割後の 各クリークに対し ，レジ スタを割り当てる． 演算器バ インデ ィングでは ，まず，演算器の型ご と に 変 数と 同 様にし て 演 算コン パテ ィビ リテ ィグ ラフ （ OCG ）を作成する．次に ，設計目標中の演算に 関す る共有集合に 対し ， RCG と 同様のマージ を 行 う．演 ... 完全なドキュメントを参照

... MES のための記憶領域に余裕があれば ，適 当な放送メッセージにのみ REDUCE を付加すること で メッセージ オーバヘッド を軽減できる． 多くの分散移動システムでは， MH の非接続化 （ MH の電力消費を節約するために MH とネット ワークとの 接続を断つこと ）と ， MH の再接続（ シ ステムに接続 し て いな い ... 完全なドキュメントを参照

... 第 1 段階とし て回路要素ご とにゲ ートレ ベル 回路を 用い たテ スト 生成を行う．次に 第 2 段階とし て各回路要素 に 対し て ，外部入力から 回路要素の入力へ任意の値を 伝達し ，また回路要素の任意の値を外部出力まで 伝達 できるテ ストプ ラン の生成を試みる．テ ストプ ランが 存在し ない場合には DFT とし て 外部入力から ... 完全なドキュメントを参照

... ，計算能力，通信能力など の点でパフォーマン スが 低いため ，移動端末にかか る負荷が 小さい手法が 望まれ る．分散シ ステムの問題とし て ， 端末の移動や ，トポロジーの変化に 伴うオーバヘッド を考慮し なければ ならない．更に ，無線チャネル の帯域幅 の空間再利用の観点など から ，クラスタ構成をすることによって ... 完全なドキュメントを参照

... にもかかわらず，両者の局所時計が 一致し ないならば ， P i は partial reset を行い時計調整をやり直す． プ ロセッサ P i は ， P i より早く時計調整を始めたす べてのプ ロセッサ，すな わ ち配 列 list に おいて P i よ り前にあるすべてのプ ロセッサの局所時計に 対し ，合 わせる，一致確認をする，または 無視し たとき，手続 き ... 完全なドキュメントを参照

... あらまし 本論文では，階層テスト生成が容易なデータパスの性質として固定制御可検査性を新しく定義し， それに基づくレジスタ転送レベル回路のテスト容易化設計法を提案する．提案手法では，組合せテスト生成法を 用いた階層テスト生成及び非スキャン設計に基づいているため，テスト生成時間及びテスト実行時間を完全ス キャン設計法に比べて大幅に短縮でき，実動作速度でのテスト（ at-speed ... 完全なドキュメントを参照

... 性質を満たすので，提案手法の面積オーバヘッドが 0 となった． 完全スキャン設計法，強可検査法及び提案手法は完 全故障検出効率を達成し，テスト容易化設計前の回路 と比較して大幅にテスト生成時間を削減できた．また， 完全スキャン設計法，強可検査法及び提案手法は，同 程度のテスト生成時間となった．一方，提案手法と強 可検査法は，スキャンシフト操作を必要としないので ... 完全なドキュメントを参照

... − 1 ラウンド 以内に ∀j ∈ Cld r : change j = false が 成立し ，根 r が RESET を行い reset r = true と する． reset r = true が 成立し てから ，根 r を 除くす べてのプ ロセ スが RESET を行うまでに h ラウンド 要する ．このとき {in i | i ∈ V } = {w i | i ∈ ... 完全なドキュメントを参照

... 昭 44 阪大・工・電子卒．昭 46 同大大 学院博士後期課程了．阪大工学部助手，明 治大理工学部教授を経て，現在，奈良先端 科学技 術大学院大学情報科 学研究科教授． 昭 56 ウォータールー大客員助教授．昭 59 マッギル大客員準教授．論理設計，高信頼 設 計 ，設 計 自 動化 ，テ ス ト容 易 化 設計 ，テ ス ト生 成 ，並 列処 理，計算複雑度に関する研[r] ... 完全なドキュメントを参照

... 縮退故障のテスト生成アルゴリズムを用いたパス遅延故障に対する テスト生成法 大谷 浩平 † 大竹 哲史 †† 藤原 秀雄 †† A Test Generation Method for Path Delay Faults Using Stuck-at Fault Test Generation Algorithms ... 完全なドキュメントを参照

... の z に 対する出力錘に おいて ， T C に よって 各ス イッチで 選択され る経路だけを考えた部分回路に 対す るト ポ ロジ ーグ ラフ を G ′ と する ．ただし ，故障 f C が スイッチ m の故障の場合は ， m のすべての入力を 考慮する．このとき， m の複数の入力に対し て，それ らに 到達可能な G ′ ... 完全なドキュメントを参照

... 入力隣接レジスタにデータ転送を行う命令が別のレジ スタの値を必要とするかもしれない．すなわち，ある 命令に先行して別の命令を実行する必要がある．提案 手法では，選択した複数の命令の実行順序に関する依 存関係を半順序関係として抽出し，外部入力から入力 隣接レジスタの値を正当化するために必要なすべての ... 完全なドキュメントを参照