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[PDF] Top 20 J78 j IEICE 2000 1 最近の更新履歴 Hideo Fujiwara J78 j IEICE 2000 1

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J78 j IEICE 2000 1 最近の更新履歴  Hideo Fujiwara J78 j IEICE 2000 1

J78 j IEICE 2000 1 最近の更新履歴 Hideo Fujiwara J78 j IEICE 2000 1

... − 1 プロトコルが提案されていた( n:プロセッサ数) .本論文では ,同期時 間 12n 無待機時計合せプ ロトコルを提案する.また,無待機時計合せプロトコル同期時間下界が n − 1 であることを証明し ,本論文で提案するプ ロト コルが 同期時間に 関し てオーダ 的に ... 完全なドキュメントを参照

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J91 j IEICE 2001 5 最近の更新履歴  Hideo Fujiwara J91 j IEICE 2001 5

J91 j IEICE 2001 5 最近の更新履歴 Hideo Fujiwara J91 j IEICE 2001 5

... 昭 44 阪大・工・電子卒.昭 46 同大大 学院博士後期課程了.阪大工学部助手,明 治大理工学部教授を経て,現在,奈良先端 科学技 術大学院大学情報科 学研究科教授. 昭 56 ウォータールー大客員助教授.昭 59 マッギル大客員準教授.論理設計,高信頼 設 計 ,設 計 自 動化 ,テ ス ト容 易 化 設計 ,テ ス ト生 成 ,並 列処 理,計算複雑度に関する研[r] ... 完全なドキュメントを参照

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J89 j IEICE 2001 2 最近の更新履歴  Hideo Fujiwara J89 j IEICE 2001 2

J89 j IEICE 2001 2 最近の更新履歴 Hideo Fujiwara J89 j IEICE 2001 2

... 本論文では ,与えられたトポロジ ーグ ラフに 対し て, クラスタ構成,または クラスタ再構成を行うグラフア ルゴ リズムを考察する.既存多くクラスタ構成法 で は ,クラ スタ 構 成 中にト ポ ロジ ーが 変 化す ると いった頻繁なトポロジー変化は仮定していない [4], [6] . これは ,トポロジ ー変化が 頻繁に 起こるネット ワーク では ... 完全なドキュメントを参照

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J90 j IEICE 2001 5 最近の更新履歴  Hideo Fujiwara J90 j IEICE 2001 5

J90 j IEICE 2001 5 最近の更新履歴 Hideo Fujiwara J90 j IEICE 2001 5

... あらまし 本論文では,階層テスト生成が容易なデータパス性質として固定制御可検査性を新しく定義し, それに基づくレジスタ転送レベル回路テスト容易化設計法を提案する.提案手法では,組合せテスト生成法を 用いた階層テスト生成及び非スキャン設計に基づいているため,テスト生成時間及びテスト実行時間を完全ス キャン設計法に比べて大幅に短縮でき,実動作速度でテスト( at-speed ... 完全なドキュメントを参照

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J93 j IEICE 2002 2 最近の更新履歴  Hideo Fujiwara J93 j IEICE 2002 2

J93 j IEICE 2002 2 最近の更新履歴 Hideo Fujiwara J93 j IEICE 2002 2

... SoC 連続可検査性とは ,各コア( 各信号線 )に 対し て ,他コア形状を選択することにより,連続透明 経路及び 信号線を用いて 連続テストアクセ スできる性 質をい う.図 2 では ,時刻 t から連続し た時刻にコ ア 3 各入力端子へテ スト 系列を 印加し ,時刻 t + 1 から 連続し た時刻に 出力され ... 完全なドキュメントを参照

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J77 j IEICE 1999 7 最近の更新履歴  Hideo Fujiwara J77 j IEICE 1999 7

J77 j IEICE 1999 7 最近の更新履歴 Hideo Fujiwara J77 j IEICE 1999 7

... 系列は( 1)テスト系列長が一定である, ( 2)各外部入力に対する 未定義値 (X) が存在する位置がテスト生成対象故障とは無関係に決まる,という性質に着目し,静的圧縮,動 的圧縮二つテ スト 系列圧縮方法を提案する.まず,テスト 系列値に 依存し ないテンプレ ート を用いた 静的 テ スト 系列圧縮方法を提案する.また圧縮後テ スト ... 完全なドキュメントを参照

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J96 j IEICE 2002 6 最近の更新履歴  Hideo Fujiwara J96 j IEICE 2002 6

J96 j IEICE 2002 6 最近の更新履歴 Hideo Fujiwara J96 j IEICE 2002 6

... P 1 , P 2 を M 制 御経路, P 3 を M 観 測経路と 呼ぶ . 単一制御可検査デ ータパスにおいて TPG と RA を それぞれ PI と PO に 置くことに より,組合せ 回路要 素 M に 対し て ,制御経路を 用いて PI から 連続し た テ スト 系列を印加し ,観測経路を用いて M 応答を 連続し て PO で 観測できる.ほとんど ... 完全なドキュメントを参照

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J73 j IEICE 1999 4 最近の更新履歴  Hideo Fujiwara J73 j IEICE 1999 4

J73 j IEICE 1999 4 最近の更新履歴 Hideo Fujiwara J73 j IEICE 1999 4

... 近 並 列 計 算に お い て 重 要と され て い る 通 信コ スト を ,同 期 周 期 L,通信路帯域幅 逆数 g,パケット サ イズ B といったパラ メータに より 表すことを 可能にし たモデ ル であ る.本論文では ,デ ータ数 n 選 択 問題に 対し , p 個プ ロセッサを 用いて BSP モデル上で任意整数 d ... 完全なドキュメントを参照

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J71 j IEICE 1999 2 最近の更新履歴  Hideo Fujiwara J71 j IEICE 1999 2

J71 j IEICE 1999 2 最近の更新履歴 Hideo Fujiwara J71 j IEICE 1999 2

... RCG に対し て最小クリーク分割 [4] を行い,分割後 各クリークに対し ,レジ スタを割り当てる. 演算器バ インデ ィングでは ,まず,演算器型ご と に 変 数と 同 様にし て 演 算コン パテ ィビ リテ ィグ ラフ ( OCG )を作成する.次に ,設計目標中演算に 関す る共有集合に 対し , RCG と 同様マージ を 行 う.演 ... 完全なドキュメントを参照

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J72 j IEICE 1999 2 最近の更新履歴  Hideo Fujiwara J72 j IEICE 1999 2

J72 j IEICE 1999 2 最近の更新履歴 Hideo Fujiwara J72 j IEICE 1999 2

... MES ため記憶領域に余裕があれば ,適 当な放送メッセージにのみ REDUCE を付加すること で メッセージ オーバヘッド を軽減できる. 多く分散移動システムでは, MH 非接続化 ( MH 電力消費を節約するために MH とネット ワークと 接続を断つこと )と , MH 再接続( シ ステムに接続 し て いな い ... 完全なドキュメントを参照

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J76 j IEICE 1999 7 最近の更新履歴  Hideo Fujiwara J76 j IEICE 1999 7

J76 j IEICE 1999 7 最近の更新履歴 Hideo Fujiwara J76 j IEICE 1999 7

... 第 1 段階とし て回路要素ご とにゲ ートレ ベル 回路を 用い たテ スト 生成を行う.次に 第 2 段階とし て各回路要素 に 対し て ,外部入力から 回路要素入力へ任意値を 伝達し ,また回路要素任意値を外部出力まで 伝達 できるテ ストプ ラン 生成を試みる.テ ストプ ランが 存在し ない場合には DFT とし て 外部入力から ... 完全なドキュメントを参照

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J104 j IEICE 2003 7 最近の更新履歴  Hideo Fujiwara J104 j IEICE 2003 7

J104 j IEICE 2003 7 最近の更新履歴 Hideo Fujiwara J104 j IEICE 2003 7

... M 出力端子から RA まで 観測経路を単一制御信号からなるテストプ ランで 実現する経路とし て, type1 に加え , type2 , type3 経路も新たに 考え る( 図 2 ) .三つ タ イプ 経路に よって ,各組合せ 回路要素異な る入力端子に TPG で 発生し た異なるテ スト ... 完全なドキュメントを参照

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J88 j IEICE 2001 1 最近の更新履歴  Hideo Fujiwara J88 j IEICE 2001 1

J88 j IEICE 2001 1 最近の更新履歴 Hideo Fujiwara J88 j IEICE 2001 1

... No. 1 ト対象回路外部入力,外部出力のみに付加する.そ して,データパス中各組合せ回路要素(演算器,マ ルチプレクサなど)ごとにテストを行う.つまり,テ ストパターンをテストパターン生成器から各組合せ回 路要素まで伝搬し,応答をその組合せ回路要素から応 答解析器まで伝搬する.このテストパターン,応答 伝搬は,データパス中経路を利用する.連続クロッ ... 完全なドキュメントを参照

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J130 j IEICE 2006 8 最近の更新履歴  Hideo Fujiwara J130 j IEICE 2006 8

J130 j IEICE 2006 8 最近の更新履歴 Hideo Fujiwara J130 j IEICE 2006 8

... 完全スキャン設計法で問題点を解消する手法とし て強可検査性に基づくテスト容易化設計法 [4] や固定 制御可検査性に基づくテスト容易化設計法 [5] がある. これら手法では,データパス強可検査性を利用し ている.強可検査性とは,すべて回路要素に対して, 任意印加・観測を可能とするテストプラン(制 ... 完全なドキュメントを参照

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J87 j IEICE 2001 1 最近の更新履歴  Hideo Fujiwara J87 j IEICE 2001 1

J87 j IEICE 2001 1 最近の更新履歴 Hideo Fujiwara J87 j IEICE 2001 1

... − 1 ラウンド 以内に ∀j ∈ Cld r : change j = false が 成立し ,根 r が RESET を行い reset r = true と する. reset r = true が 成立し てから ,根 r を 除くす べてプ ロセ スが RESET を行うまでに h ラウンド 要する .このとき {in i | i ∈ V } = {w i | i ∈ ... 完全なドキュメントを参照

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J79 j IEICE 2000 2 最近の更新履歴  Hideo Fujiwara J79 j IEICE 2000 2

J79 j IEICE 2000 2 最近の更新履歴 Hideo Fujiwara J79 j IEICE 2000 2

... 以上で 定義し た演算 / レジ スタ両立グ ラフを用いて , 最小クリーク分割により最適なバ インデ ィングを求め る.最小クリーク分割を求めるとき,演算器数または レジ スタ数に関し て等価なバ インデ ィングは 複数存在 することが 考えられ る.し かし ,それらは 無閉路化 ため スキャンレジ スタ数について 必ずし も等価であ るとは ... 完全なドキュメントを参照

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J82 j IEICE 2000 9 最近の更新履歴  Hideo Fujiwara J82 j IEICE 2000 9

J82 j IEICE 2000 9 最近の更新履歴 Hideo Fujiwara J82 j IEICE 2000 9

... は ,核回路が 組合せ回路となるので 組合せ回路用テ スト 生成アルゴ リズムでテ スト 生成が 可能( 以下,組 † 奈良先端科学技術大学院大学情報科学研究科,生駒市 Graduate School of Information Science, Nara Institute of Science and Technology, Ikoma-shi, 630–0101 Japan †† ... 完全なドキュメントを参照

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J120 j IEICE 2005 6 最近の更新履歴  Hideo Fujiwara J120 j IEICE 2005 6

J120 j IEICE 2005 6 最近の更新履歴 Hideo Fujiwara J120 j IEICE 2005 6

... ログラムテンプレートとは,オペランド値が未決定 テストプログラムであり,テスト対象モジュールに 対し,テストパターン正当化及びテスト応答観測 を行う命令列からなる.この手法では,テンプレート に 対 し ,い く つ か ラ ン ダ ム パ タ ー ン を オ ペ ラ ン ド に与えたシミュレーション結果から回帰解析により制 ... 完全なドキュメントを参照

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J106 j IEICE 2003 9 最近の更新履歴  Hideo Fujiwara J106 j IEICE 2003 9

J106 j IEICE 2003 9 最近の更新履歴 Hideo Fujiwara J106 j IEICE 2003 9

... 約 1/10000 , 1/20 と 大幅に 短縮 した .また , C ∗ (S) で判定不可能となる故障も存在す るが , S と比べてより多く故障が 検出可能または冗 長と 判定され た .すなわ ち,組合せ ATPG を用いて テスト 生成を行 うことにより,より短いテ スト ... 完全なドキュメントを参照

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J121 j IEICE 2005 6 最近の更新履歴  Hideo Fujiwara J121 j IEICE 2005 6

J121 j IEICE 2005 6 最近の更新履歴 Hideo Fujiwara J121 j IEICE 2005 6

... 縮退故障テスト生成アルゴリズムを用いたパス遅延故障に対する テスト生成法 大谷 浩平 † 大竹 哲史 †† 藤原 秀雄 †† A Test Generation Method for Path Delay Faults Using Stuck-at Fault Test Generation Algorithms ... 完全なドキュメントを参照

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