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[PDF] Top 20 J90 j IEICE 2001 5 最近の更新履歴 Hideo Fujiwara J90 j IEICE 2001 5

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J90 j IEICE 2001 5 最近の更新履歴  Hideo Fujiwara J90 j IEICE 2001 5

J90 j IEICE 2001 5 最近の更新履歴 Hideo Fujiwara J90 j IEICE 2001 5

... M j を通る場合を考 える.観測経路が M j 非伝搬入力 x 上を通る場合, M j 伝搬入力 x と出力ポート z 間にスルー機能が ない場合には,任意値を伝搬できない.ここで, M j y に定数を与えて x–z 間スルー機能を実現でき る場合について考える.外部入力から M j ... 完全なドキュメントを参照

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J82 j IEICE 2000 9 最近の更新履歴  Hideo Fujiwara J82 j IEICE 2000 9

J82 j IEICE 2000 9 最近の更新履歴 Hideo Fujiwara J82 j IEICE 2000 9

... and Hideo FUJIWARA † あらまし 本論文では ,ホールド 機能をもつレ ジ スタ( ホールド レジ スタ )を考慮し た順序回路部分スキャ ン 設計法を提案する.無閉路順序回路テ スト 生成は ,すべて極大展開モデルに対し ,組合せ回路用テ スト 生成アルゴ リズムでテ スト 生成を行えば 十分である.そこで ,極大展開モデルが 唯一となる( ... 完全なドキュメントを参照

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J78 j IEICE 2000 1 最近の更新履歴  Hideo Fujiwara J78 j IEICE 2000 1

J78 j IEICE 2000 1 最近の更新履歴 Hideo Fujiwara J78 j IEICE 2000 1

... P j .W ork count により, P i が 世代を始めた時刻に 対する, P j が その とき世代を始めた相対時刻を調べる.ただし , P i が P j 居眠りを検知したならば , P j は遅くとも次に P i 共有変数を読み出すステップ で partial reset を行う ので , P i は P ... 完全なドキュメントを参照

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J79 j IEICE 2000 2 最近の更新履歴  Hideo Fujiwara J79 j IEICE 2000 2

J79 j IEICE 2000 2 最近の更新履歴 Hideo Fujiwara J79 j IEICE 2000 2

... 以上で 定義し た演算 / レジ スタ両立グ ラフを用いて , 最小クリーク分割により最適なバ インデ ィングを求め る.最小クリーク分割を求めるとき,演算器数または レジ スタ数に関し て等価なバ インデ ィングは 複数存在 することが 考えられ る.し かし ,それらは 無閉路化 ため スキャンレジ スタ数について 必ずし も等価であ るとは ... 完全なドキュメントを参照

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J93 j IEICE 2002 2 最近の更新履歴  Hideo Fujiwara J93 j IEICE 2002 2

J93 j IEICE 2002 2 最近の更新履歴 Hideo Fujiwara J93 j IEICE 2002 2

... SoC 実動作速度で連 続し たテ スト 系列 印加に 利用可能であ る. c G J は 無閉路であるので ,条件 1 より, c 各入力端子に 対し て, SoC 外部入力から 一つ以上単純経路が 存 在する.更に 条件 3 より,各コアは 一つ 形状が 選択 され , G J ... 完全なドキュメントを参照

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J96 j IEICE 2002 6 最近の更新履歴  Hideo Fujiwara J96 j IEICE 2002 6

J96 j IEICE 2002 6 最近の更新履歴 Hideo Fujiwara J96 j IEICE 2002 6

... M 制 御経路, P 3 を M 観 測経路と 呼ぶ . 単一制御可検査デ ータパスにおいて TPG と RA を それぞれ PI と PO に 置くことに より,組合せ 回路要 素 M に 対し て ,制御経路を 用いて PI から 連続し た テ スト 系列を印加し ,観測経路を用いて M 応答を 連続し て PO で 観測できる.ほとんど 組合せ回路要 素( ... 完全なドキュメントを参照

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J77 j IEICE 1999 7 最近の更新履歴  Hideo Fujiwara J77 j IEICE 1999 7

J77 j IEICE 1999 7 最近の更新履歴 Hideo Fujiwara J77 j IEICE 1999 7

... TC テ スト 系列長を基準とし た TCRF テ スト 系 列長 割合 , TR2 は 表 10 NC テ スト 系 列長を 基準とし た TCRF テ スト 系列長 割合を 示 す. CPU は ATPG 時間, TL 全体テ スト 系列長で あ る . TCRF は TC に 比べて ... 完全なドキュメントを参照

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J73 j IEICE 1999 4 最近の更新履歴  Hideo Fujiwara J73 j IEICE 1999 4

J73 j IEICE 1999 4 最近の更新履歴 Hideo Fujiwara J73 j IEICE 1999 4

... を同期周期,通信命令実行時間を表す L , g という二 つ パラ メータに より 表すこ とが 可能に なって いる . また同期機構を仮定することに より,非常に 緩い同期 処理に対応可能なモデルである. BSP ∗ モデルでは , 通信パケット サ イズを 表すパラ メータ B を 導入する ことにより,より実際に 即し たアルゴ リズム計算量 ... 完全なドキュメントを参照

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J71 j IEICE 1999 2 最近の更新履歴  Hideo Fujiwara J71 j IEICE 1999 2

J71 j IEICE 1999 2 最近の更新履歴 Hideo Fujiwara J71 j IEICE 1999 2

... RCG に対し て最小クリーク分割 [4] を行い,分割後 各クリークに対し ,レジ スタを割り当てる. 演算器バ インデ ィングでは ,まず,演算器型ご と に 変 数と 同 様にし て 演 算コン パテ ィビ リテ ィグ ラフ ( OCG )を作成する.次に ,設計目標中演算に 関す る共有集合に 対し , RCG と 同様マージ を 行 う.演 ... 完全なドキュメントを参照

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J72 j IEICE 1999 2 最近の更新履歴  Hideo Fujiwara J72 j IEICE 1999 2

J72 j IEICE 1999 2 最近の更新履歴 Hideo Fujiwara J72 j IEICE 1999 2

... MES ため記憶領域に余裕があれば ,適 当な放送メッセージにのみ REDUCE を付加すること で メッセージ オーバヘッド を軽減できる. 多く分散移動システムでは, MH 非接続化 ( MH 電力消費を節約するために MH とネット ワークと 接続を断つこと )と , MH 再接続( シ ステムに接続 し て いな い ... 完全なドキュメントを参照

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J76 j IEICE 1999 7 最近の更新履歴  Hideo Fujiwara J76 j IEICE 1999 7

J76 j IEICE 1999 7 最近の更新履歴 Hideo Fujiwara J76 j IEICE 1999 7

... ラン 生成を試みる.テ ストプ ランが 存在し ない場合には DFT とし て 外部入力から 直接値 を代入し たり,外部出力で 直接値を観測するためマ ルチプレ クサ( テスト マルチプレ クサ )と配線を RTL デ ータパ ス上適切な回路要素前後に 挿入する.こ よ うな 手法に よって 従来手法 [2] で 生じ る第 2 ... 完全なドキュメントを参照

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J104 j IEICE 2003 7 最近の更新履歴  Hideo Fujiwara J104 j IEICE 2003 7

J104 j IEICE 2003 7 最近の更新履歴 Hideo Fujiwara J104 j IEICE 2003 7

... type3 制御経路,観測経路を用いることによ り, M に 属するすべて組合せ 回路要素を 同時にテ ストできる.このテ スト間,制御経路及び 観測経路 に 現れ る制御信号( テストプ ラン )を固定し ておくこ とができる.つまり,一つテ スト セッション M に 対し て ,一つ 制御パターン を 与えれば ,連続クロッ クでテ スト ... 完全なドキュメントを参照

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J88 j IEICE 2001 1 最近の更新履歴  Hideo Fujiwara J88 j IEICE 2001 1

J88 j IEICE 2001 1 最近の更新履歴 Hideo Fujiwara J88 j IEICE 2001 1

... あらまし 本論文では,レジスタ転送レベルデータパス組込み自己テスト方式( BIST)として,階層テス トに基づく test per clock 方式 BIST を提案する.この手法では,テストパターン生成器,応答解析器をテス ト対象回路外部入力,外部出力のみに付加し,各組合せ回路要素に対して,データパス経路を用いてテスト ... 完全なドキュメントを参照

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J94 j IPSJ 2002 5 最近の更新履歴  Hideo Fujiwara J94 j IPSJ 2002 5

J94 j IPSJ 2002 5 最近の更新履歴 Hideo Fujiwara J94 j IPSJ 2002 5

... に 対応し ,小さい頂点は MUX に 対応する .図 4 に おいて,破線で示し た頂点がダ ミー頂点を表し ,破線 で 示し た 辺がダ ミー辺を 表す. Genesis 8) デ ータフ ローグ ラフ ( TCDF , Test Control Data Flow ) では 演算器に対応する頂点のみ表し ているに対し て,提 ... 完全なドキュメントを参照

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J87 j IEICE 2001 1 最近の更新履歴  Hideo Fujiwara J87 j IEICE 2001 1

J87 j IEICE 2001 1 最近の更新履歴 Hideo Fujiwara J87 j IEICE 2001 1

... change j = false が 成立し ,根 r が RESET を行い reset r = true と する. reset r = true が 成立し てから ,根 r を 除くす べてプ ロセ スが RESET を行うまでに h ラウンド 要する .このとき {in i | i ∈ V } = {w i | i ∈ V } が 成 立.ここから更に ,上と同様にヒープ 順序が 構成され , ... 完全なドキュメントを参照

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J130 j IEICE 2006 8 最近の更新履歴  Hideo Fujiwara J130 j IEICE 2006 8

J130 j IEICE 2006 8 最近の更新履歴 Hideo Fujiwara J130 j IEICE 2006 8

... 完全スキャン設計法で問題点を解消する手法とし て強可検査性に基づくテスト容易化設計法 [4] や固定 制御可検査性に基づくテスト容易化設計法 [5] がある. これら手法では,データパス強可検査性を利用し ている.強可検査性とは,すべて回路要素に対して, 任意印加・観測を可能とするテストプラン(制 ... 完全なドキュメントを参照

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J89 j IEICE 2001 2 最近の更新履歴  Hideo Fujiwara J89 j IEICE 2001 2

J89 j IEICE 2001 2 最近の更新履歴 Hideo Fujiwara J89 j IEICE 2001 2

... と定義する. クラスタヘッド に 選択されたノード は ,クラスタ内 及び クラスタ間 接続関係等情報 維持管理といっ た負荷を伴う.また,アプ リケーションレベルでは,ク ラスタヘッド 間論理リン クからなるクラスタヘッド アーキテクチャを考え る.し たが って ,クラスタ数が 少ないと クラスタヘッド アーキテクチャネット ワー クサイズが ... 完全なドキュメントを参照

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J91 j IEICE 2001 5 最近の更新履歴  Hideo Fujiwara J91 j IEICE 2001 5

J91 j IEICE 2001 5 最近の更新履歴 Hideo Fujiwara J91 j IEICE 2001 5

... 昭 44 阪大・工・電子卒.昭 46 同大大 学院博士後期課程了.阪大工学部助手,明 治大理工学部教授を経て,現在,奈良先端 科学技 術大学院大学情報科 学研究科教授. 昭 56 ウォータールー大客員助教授.昭 59 マッギル大客員準教授.論理設計,高信頼 設 計 ,設 計 自 動化 ,テ ス ト容 易 化 設計 ,テ ス ト生 成 ,並 列処 理,計算複雑度に関する研[r] ... 完全なドキュメントを参照

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J120 j IEICE 2005 6 最近の更新履歴  Hideo Fujiwara J120 j IEICE 2005 6

J120 j IEICE 2005 6 最近の更新履歴 Hideo Fujiwara J120 j IEICE 2005 6

... ログラムテンプレートとは,オペランド値が未決定 テストプログラムであり,テスト対象モジュールに 対し,テストパターン正当化及びテスト応答観測 を行う命令列からなる.この手法では,テンプレート に 対 し ,い く つ か ラ ン ダ ム パ タ ー ン を オ ペ ラ ン ド に与えたシミュレーション結果から回帰解析により制 ... 完全なドキュメントを参照

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J106 j IEICE 2003 9 最近の更新履歴  Hideo Fujiwara J106 j IEICE 2003 9

J106 j IEICE 2003 9 最近の更新履歴 Hideo Fujiwara J106 j IEICE 2003 9

... ISB-RISC に 対し , C ∗ (S) を 用いた テ スト 生成では , S に 比べ,より多く故障が 検出可能となり,テスト 生成時間もそれぞ れ 約 1/10000 , 1/20 と 大幅に 短縮 した .また , C ∗ (S) で判定不可能となる故障も存在す るが , S と比べてより多く故障が 検出可能または冗 長と 判定され た .すなわ ち,組合せ ATPG を用いて テスト ... 完全なドキュメントを参照

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