[PDF] Top 20 J104 j IEICE 2003 7 最近の更新履歴 Hideo Fujiwara J104 j IEICE 2003 7

... ．コント ローラ は 有限状態機械，デ ータパスは回路要素と回路要素を 接続する信号線で 記述され る．回路要素は ， PI ， PO ， ラッチ，レジ スタ，マルチプレ クサ，演算モジ ュール ， 観測モジ ュールに 分類され る．この うち，マルチプレ クサ，演算モジ ュール ，観測モジ ュールを組合せ回路 要素と呼ぶ．各回路要素は 端子をもち，それぞれデ ー タ端子，制御端子，観測端子に 分類され る．デ ータ端 子には ... 完全なドキュメントを参照

... あらまし 本論文では，レジスタ転送レベルデータパスの組込み自己テスト方式（ BIST）として，階層テス トに基づく test per clock 方式の BIST を提案する．この手法では，テストパターン生成器，応答解析器をテス ト対象回路の外部入力，外部出力のみに付加し，各組合せ回路要素に対して，データパスの経路を用いてテスト ... 完全なドキュメントを参照

... and Hideo FUJIWARA † あらまし 本論文では ，ホールド 機能をもつレ ジ スタ（ ホールド レジ スタ ）を考慮し た順序回路の部分スキャ ン 設計法を提案する．無閉路順序回路のテ スト 生成は ，すべての極大展開モデルに対し ，組合せ回路用のテ スト 生成アルゴ リズムでテ スト 生成を行えば 十分である．そこで ，極大展開モデルが 唯一となる（ ... 完全なドキュメントを参照

... change j = false が 成立し ，根 r が RESET を行い reset r = true と する． reset r = true が 成立し てから ，根 r を 除くす べてのプ ロセ スが RESET を行うまでに h ラウンド 要する ．このとき {in i | i ∈ V } = {w i | i ∈ V } が 成 立．ここから更に ，上と同様にヒープ 順序が 構成され ， ... 完全なドキュメントを参照

... ，もと の演算間の経路は共有し た演算器を通るループ となる． よって ，その演算間の経路上にあるいずれかの変数は ループ を切断するための スキャンレジ スタに 割り当て なければ なら ない ．両立可能な 演算間の 経 路の 長さ ， すなわちその経路上にある変数の数が 大きければ ，そ の うちいずれか ... 完全なドキュメントを参照

... と定義する． クラスタヘッド に 選択されたノード は ，クラスタ内 及び クラスタ間の 接続関係等の情報の 維持管理といっ た負荷を伴う．また，アプ リケーションレベルでは，ク ラスタヘッド 間の論理リン クからなるクラスタヘッド アーキテクチャを考え る．し たが って ，クラスタ数が 少ないと クラスタヘッド アーキテクチャのネット ワー クサイズが ... 完全なドキュメントを参照

... あらまし 本論文では，階層テスト生成が容易なデータパスの性質として固定制御可検査性を新しく定義し， それに基づくレジスタ転送レベル回路のテスト容易化設計法を提案する．提案手法では，組合せテスト生成法を 用いた階層テスト生成及び非スキャン設計に基づいているため，テスト生成時間及びテスト実行時間を完全ス キャン設計法に比べて大幅に短縮でき，実動作速度でのテスト（ at-speed ... 完全なドキュメントを参照

... 近 の 並 列 計 算に お い て 重 要と され て い る 通 信コ スト を ，同 期 周 期 L，通信路帯域幅の 逆数 g，パケット サ イズ B といったパラ メータに より 表すことを 可能にし たモデ ル であ る．本論文では ，デ ータ数 n の選 択 問題に 対し ， p 個のプ ロセッサを 用いて BSP モデル上で任意の整数 d (1 < ... 完全なドキュメントを参照

... RCG に対し て最小クリーク分割 [4] を行い，分割後の 各クリークに対し ，レジ スタを割り当てる． 演算器バ インデ ィングでは ，まず，演算器の型ご と に 変 数と 同 様にし て 演 算コン パテ ィビ リテ ィグ ラフ （ OCG ）を作成する．次に ，設計目標中の演算に 関す る共有集合に 対し ， RCG と 同様のマージ を 行 う．演 ... 完全なドキュメントを参照

... MES のための記憶領域に余裕があれば ，適 当な放送メッセージにのみ REDUCE を付加すること で メッセージ オーバヘッド を軽減できる． 多くの分散移動システムでは， MH の非接続化 （ MH の電力消費を節約するために MH とネット ワークとの 接続を断つこと ）と ， MH の再接続（ シ ステムに接続 し て いな い ... 完全なドキュメントを参照

... にもかかわらず，両者の局所時計が 一致し ないならば ， P i は partial reset を行い時計調整をやり直す． プ ロセッサ P i は ， P i より早く時計調整を始めたす べてのプ ロセッサ，すな わ ち配 列 list に おいて P i よ り前にあるすべてのプ ロセッサの局所時計に 対し ，合 わせる，一致確認をする，または 無視し たとき，手続 き ... 完全なドキュメントを参照

... まず RTL 回路に 対し て DFT を 行 うことで ，論理 合成後の 回路への DFT が 不用とな るため ，問題点 1 は 解消され る．問題点 2. ∼ 4. を解消する目的で ，デ ー タパスが 通常使用するデ ータ転送経路を通じ てレジ ス タの値の制御 / 観測を行う DFT とし て直交スキャン設 計法 [3], [4] や Genesis [5] ∼ ... 完全なドキュメントを参照

... 本研究では，強可検査性に基づくテスト容易化設計 法と同様に，対象とする故障モデルを単一縮退故障と し，レジスタ転送レベルデータパスをテスト容易化設 計の対象とする．強可検査のテスト容易性を失うこと なく，面積オーバヘッドを更に削減するために，強可 検査性の性質を緩和した部分強可検査性を新たに導入 し，部分強可検査性に基づくデータパスのテスト容易 ... 完全なドキュメントを参照

... Proof: If e ij or eji will be passed three times or more and it’s edges of the shortest routine, we only consider the last three times. The shortest routine consists of r0,j oi,r1,i oj,r2,j oi,r3. We can ... 完全なドキュメントを参照

... Kouhei OHTANI † , Satoshi OHTAKE †† , and Hideo FUJIWARA †† あらまし 本論文では，組合せ回路のノンロバストテスト可能なパス遅延故障に対するテスト生成を，縮退故 障用のテスト生成アルゴリズムを用いて行う方法を提案する．具体的には与えられた組合せ回路をパスリーフ化 ... 完全なドキュメントを参照

... X の部分が 残っているので ，表 3 に 示すよ うに ， X の 部分に 対し てランダ ムに 0 又は 1 の 値を 設定し たテ スト 系列 T ′ を生成する．この T ′ において ，例えば ， 時刻 1 から時刻 7 のテスト 系列に 着目すると ，テ スト 系列 T 1 , T 2 とは 別のテスト 系列であることがわか る． こ ... 完全なドキュメントを参照

... ISB-RISC に 対し ， C ∗ (S) を 用いた テ スト 生成では ， S に 比べ，より多くの故障が 検出可能となり，テスト 生成時間もそれぞ れ 約 1/10000 ， 1/20 と 大幅に 短縮 した ．また ， C ∗ (S) で判定不可能となる故障も存在す るが ， S と比べてより多くの故障が 検出可能または冗 長と 判定され た ．すなわ ち，組合せ ATPG を用いて テスト ... 完全なドキュメントを参照

... 昭 44 阪大・工・電子卒．昭 46 同大大 学院博士後期課程了．阪大工学部助手，明 治大理工学部教授を経て，現在，奈良先端 科学技 術大学院大学情報科 学研究科教授． 昭 56 ウォータールー大客員助教授．昭 59 マッギル大客員準教授．論理設計，高信頼 設 計 ，設 計 自 動化 ，テ ス ト容 易 化 設計 ，テ ス ト生 成 ，並 列処 理，計算複雑度に関する研[r] ... 完全なドキュメントを参照

... BIST は ， test per scan 方式と test per clock 方式 に分類できる． test per scan 方式では ，回路中の（ 一 部の ）レジ スタを スキャンレジ スタに 変更し ，スキャ ン 操作に より， TPG で 生成し たテ スト 系列を スキャ ンレジ スタにシフト インし ，スキャンレジ スタに 格納 された応答を RA にシフトアウト する． test per ... 完全なドキュメントを参照

... SoC のテ スト 容 易化設計法を提案し た ．本論文で 提案し た連続可検査 性を満たす SoC は ，すべてのコアとすべての信号線に 対する連続テストアクセスが可能である．これにより， 各コアに提供され る任意のテスト 系列を SoC の外部入 力から 実動作速度で 連続し てコアへ印加し ，その応答 を SoC の外部出力で連続し ... 完全なドキュメントを参照