[PDF] Top 20 J172 e 2017 9 IEICE 最近の更新履歴 Hideo Fujiwara J172 e 2017 9 IEICE

... SR-equivalent circuits have the property suited for scan chains, i.e., the input sequence applied to a k-stage SR- equivalent circuit appears at the output after k clock cy- cles, and hence any test sequence can ... 完全なドキュメントを参照

... Genesis のテ ストプ ランと同様にデ ータパスの外部入力から回路要 素への任意の値の伝達と ，回路要素が 出力し 得る任意 の値のデ ータパスの外部出力への伝達を保証する．提 案する DFT 手法を 適用し た RTL デ ータパ ス上の各 回路要素に 対し てテ スト ... 完全なドキュメントを参照

... Toshinori HOSOKAWA † , Tomoo INOUE †† , Toshihiro HIRAOKA †∗ , and Hideo FUJIWARA †† あらまし 無閉路順序回路に 対するテスト 系列は ，時間展開モデルを用いて 生成することができる．本論文で は ，時間展開モデルを用いて 生成され るテ スト 系列は（ 1）テスト系列長が一定である， （ 2）各外部入力に対する 未定義値 (X) ... 完全なドキュメントを参照

... あ るプ ロセッサは ，ステップご とに 局所時計の値を 1 ずつ増やす．また， プ ロセッサ P i はすべてのステップ において P i 自身及び 他のプ ロセッサの居眠りのチェ ッ クを 行 う（ 手続き check nap ） ．時計調整を 始めてか ら 居眠りをし たプ ロセッサは ，調整中モード におけ る 時計調整を正し くできない，または ... 完全なドキュメントを参照

... それほど 考慮が 必要とされず，上記の並列計算モデ ル においても，通信コ ストの表現には 重点が おかれてい † 奈良先端科学技術大学院大学情報科学研究科 ，生駒市 Graduate School of Information Science Nara Institute of Science and Technology, 8916–5 Takayama, Ikoma-shi, 630– 0101 ... 完全なドキュメントを参照

... き，状況 の無限系列 E = c 0 , c 1 , c 2 , · · · が c i+1 = △(c i , Q i+1 ) (i > = 0) を満たすとき， E を初期状況 c 0 ，スケジュー ル Q に 対する実行と呼ぶ．つまり， E は Q 1 , Q 2 , ...c j 以降 常にガ ード が 真でありながら ， c j 以降命令文が 実行さ ... 完全なドキュメントを参照

... 電子情報通信学会論文誌 2001/1 Vol. J84–D–I No. 1 ト対象回路の外部入力，外部出力のみに付加する．そ して，データパス中の各組合せ回路要素（演算器，マ ルチプレクサなど）ごとにテストを行う．つまり，テ ストパターンをテストパターン生成器から各組合せ回 路要素まで伝搬し，応答をその組合せ回路要素から応 答解析器まで伝搬する．このテストパターン，応答の ... 完全なドキュメントを参照

... ，もと の演算間の経路は共有し た演算器を通るループ となる． よって ，その演算間の経路上にあるいずれかの変数は ループ を切断するための スキャンレジ スタに 割り当て なければ なら ない ．両立可能な 演算間の 経 路の 長さ ， すなわちその経路上にある変数の数が 大きければ ，そ の うちいずれか ... 完全なドキュメントを参照

... Chikara OHORI †∗ , Michiko INOUE † , Toshimitsu MASUZAWA † , and Hideo FUJIWARA † あらまし 本論文では ，分散移動シ ステムのための前後関係保存放送プ ロト コルを提案する．移動計算機は 一 般に 不特定多数であり，計算能力，通信能力が 固定計算機に 比べて著し く劣っているため ，複雑度が 移動計算機 数にできるだけ ... 完全なドキュメントを参照

... Our new approach to functional scan, F-scan, improves all of the mentioned previous works in terms of area over- head. F-scan organizes every register in the circuit in an F-scan-path by maximizing the use of available ... 完全なドキュメントを参照

... Fig. 3(a) illustrates an example of 3-stage SR-equivalent circuit R 1 . The table in Fig. 3(b) can be obtained easily by symbolic simulation. As shown in the table, z(t + 3) = x(t), i.e., the input value applied ... 完全なドキュメントを参照

... (z(t), z(t + 1), z(t + 2)). 4. Application to Scan Testing A scan-designed circuit under consideration consists of a single or multiple scan chains and the remaining combina- tional logic circuit (kernel). A scan chain ... 完全なドキュメントを参照

... It is simple to incorporate m a n y other variations of these designs, For example, it is possible to design PLAs which are testable by a universal test set and use [r] ... 完全なドキュメントを参照

... In this paper, we focus on path mapping from a set of RTL false paths to gate level paths without considering MIP-LS. First, we propose a method of mapping a set of RTL paths to its corresponding gate level paths (this ... 完全なドキュメントを参照

... ∗ 9 = 16). Therefore, we can relax the constraints by considering the test require- ments for each core separately using different variables. (Cost for Transparency) During the optimization of transparency-based ... 完全なドキュメントを参照

... と定義する． クラスタヘッド に 選択されたノード は ，クラスタ内 及び クラスタ間の 接続関係等の情報の 維持管理といっ た負荷を伴う．また，アプ リケーションレベルでは，ク ラスタヘッド 間の論理リン クからなるクラスタヘッド アーキテクチャを考え る．し たが って ，クラスタ数が 少ないと クラスタヘッド アーキテクチャのネット ワー クサイズが ... 完全なドキュメントを参照

... るスケジ ューリング 結果の原因となるような経路上に あると考えられ る．このような経路を探すために ，リ ソース制約のもとで 時間を最小化する発見的手法であ る リ スト スケジ ュー リング 法 [11] （ LS 法 ）を 利 用す る． LS 法は ，リソース制約に矛盾し ない範囲で ，第 1 制御ステップ から 順に 演算を割り当てていく．ある制 御ステップ に DFG で 定める依存関係に ... 完全なドキュメントを参照

... We used the lp solve package from Eindhoven University of Technology [1]. Assuming that all inter- connects are of the same bit-width, the running time is negligible (less than 0.01 second) for each stage of all examples ... 完全なドキュメントを参照

... key words: design-for-testability, scan design, generalized feedback/feed- forward shift registers, security, scan-based side-channel attack 1. Introduction Both testability and security of a chip have become funda- ... 完全なドキュメントを参照

... The final test responses kept in an MISR are injected to the NOC from a core via the injection buffer and delivered back to the ATE, which is consumed at its successor in the test-response collection graph as shown in ... 完全なドキュメントを参照