トップPDF J150 e IEICE 2010 1 最近の更新履歴 Hideo Fujiwara J150 e IEICE 2010 1

J150 e IEICE 2010 1 最近の更新履歴  Hideo Fujiwara J150 e IEICE 2010 1

J150 e IEICE 2010 1 最近の更新履歴 Hideo Fujiwara J150 e IEICE 2010 1

VLSI design methodologies using hardware descrip- tion languages have been adopted to reduce VLSI design time. VLSIs are designed at the Register Transfer Level (RTL), and RTL circuits consist of a data path part and a controller part. The data path contains hardware element (e.g., registers, multiplexers, and operational modules) and signal lines. The controller, on the other hand, is represented by a finite state machine (FSM). The controller and the data path are interconnected by internal signals: control signals and status signals. A non-scan-based Design For Testabil- ity (DFT) method of the data path part is proposed in [6], whereas a non-scan-based DFT method for the controller part is proposed in [5]. At-speed testing is possible and test patterns for a stuck-at fault model are completely generated using non-scan-based DFT methods. In [5], [6], both control signals from the controller and status signals from the data path were assumed to be directly controllable from primary inputs and observable at primary outputs. As mentioned above, if at-speed functional testing and/or delay testing are applied to VLSIs with a non-scan-based DFT, the test qual- ity can be further improved. As for the FSM, which is the controller part of an RTL circuit, the circuit specification is described explicitly. Thus, high test quality is expected by performing a logical fault testing and a timing fault testing under the constraints of the circuit specifications.
さらに見せる

9 さらに読み込む

J93 j IEICE 2002 2 最近の更新履歴  Hideo Fujiwara J93 j IEICE 2002 2

J93 j IEICE 2002 2 最近の更新履歴 Hideo Fujiwara J93 j IEICE 2002 2

5. む す び 本論文では 連続可検査性に 基づ く SoC テ スト 容 易化設計法を提案し た .本論文で 提案し た連続可検査 性を満たす SoC は ,すべてコアとすべて信号線に 対する連続テストアクセスが可能である.これにより, 各コアに提供され る任意テスト 系列を SoC 外部入 力から 実動作速度で 連続し てコアへ印加し ,その応答 を SoC 外部出力で連続し て観測することが 可能とな り,コア単体に対し てテスト 可能な故障は , SoC に組 み込まれた後でもテスト 可能であることが 保証できる. 信号線も同様に ,任意テ スト 系列を実動作速度で 連 続し て SoC 外部入力から 印加し ,その 応答を SoC 外部出力で 連続し て観測することが 可能である.
さらに見せる

11 さらに読み込む

J96 j IEICE 2002 6 最近の更新履歴  Hideo Fujiwara J96 j IEICE 2002 6

J96 j IEICE 2002 6 最近の更新履歴 Hideo Fujiwara J96 j IEICE 2002 6

BIST は , test per scan 方式と test per clock 方式 に分類できる. test per scan 方式では ,回路中( 一 部 )レジ スタを スキャンレジ スタに 変更し ,スキャ ン 操作に より, TPG で 生成し たテ スト 系列を スキャ ンレジ スタにシフト インし ,スキャンレジ スタに 格納 された応答を RA にシフトアウト する. test per scan 方式では ,スキャン 操作によりテスト 系列を 1 ビ ット ずつシフト イン するので ,連続し たシ ステムクロック でテ スト 系列を印加できず,テ スト 実行時間も長い. 一方, test per clock 方式では ,回路中( 一部 ) レ ジ スタを TPG , RA に 変更する .このよ うなテ ス トレジ スタとし ては , BILBO ( Built-In Logic Block
さらに見せる

11 さらに読み込む

J90 j IEICE 2001 5 最近の更新履歴  Hideo Fujiwara J90 j IEICE 2001 5

J90 j IEICE 2001 5 最近の更新履歴 Hideo Fujiwara J90 j IEICE 2001 5

ステップ 2 で生成した組合せ回路要素 M に対する 観測経路が 2 入力演算モジュール M j を通る場合を考 える.観測経路が M j 非伝搬入力 x 上を通る場合, M j 伝搬入力 x と出力ポート z 間にスルー機能が ない場合には,任意値を伝搬できない.ここで, M j y に定数を与えて x–z 間スルー機能を実現でき る場合について考える.外部入力から M j y へ定 数を印加 できれば, M j x–z 間ス ルー機能を 新 たに付加する必要はないので,スルー機能実現ため
さらに見せる

12 さらに読み込む

J91 j IEICE 2001 5 最近の更新履歴  Hideo Fujiwara J91 j IEICE 2001 5

J91 j IEICE 2001 5 最近の更新履歴 Hideo Fujiwara J91 j IEICE 2001 5

昭 44 阪大・工・電子卒.昭 46 同大大 学院博士後期課程了.阪大工学部助手,明 治大理工学部教授を経て,現在,奈良先端 科学技 術大学院大学情報科 学研究科教授. 昭 56 ウォータールー大客員助教授.昭 59 マッギル大客員準教授.論理設計,高信頼 設 計 ,設 計 自 動化 ,テ ス ト容 易 化 設計 ,テ ス ト生 成 ,並 列処 理,計算複雑度に関する研[r]

8 さらに読み込む

J104 j IEICE 2003 7 最近の更新履歴  Hideo Fujiwara J104 j IEICE 2003 7

J104 j IEICE 2003 7 最近の更新履歴 Hideo Fujiwara J104 j IEICE 2003 7

type2 , type3 制御経路,観測経路を用いることによ り, M に 属するすべて組合せ 回路要素を 同時にテ ストできる.このテ スト間,制御経路及び 観測経路 に 現れ る制御信号( テストプ ラン )を固定し ておくこ とができる.つまり,一つテ スト セッション M に 対し て ,一つ 制御パターン を 与えれば ,連続クロッ クでテ スト 系列 印加 / 応答観 測が 可能とな る.次 に ,同時に テ スト す る組 合せ 回路要素 数を k 個と し たときデ ータパ ス可検査性を以下よ うに定義 する.
さらに見せる

11 さらに読み込む

J89 j IEICE 2001 2 最近の更新履歴  Hideo Fujiwara J89 j IEICE 2001 2

J89 j IEICE 2001 2 最近の更新履歴 Hideo Fujiwara J89 j IEICE 2001 2

and Hideo FUJIWARA † あらまし 本論文では ,移動端末だけからなる分散移動シ ステムであるアド ホックネット ワーク上でクラス タ構成法を考察する.クラスタ構成法とは ,ネット ワーク上全ノード をクラスタヘッド とそれ と直接通信可能 な ノード であるクラスタ メンバからなるクラスタに 分割することである.移動端末は ,計算能力,通信能力など 点でパフォーマン スが 低いため ,移動端末にかか る負荷が 小さい手法が 望まれ る.分散シ ステム問題とし て , 端末移動や ,トポロジー変化に 伴うオーバヘッド を考慮し なければ ならない.更に ,無線チャネル 帯域幅 空間再利用観点など から ,クラスタ構成をすることによって ,階層構造を構築する利点がある.その際,ネッ ト ワークで交換する情報量を少なくするためクラスタヘッド を少なくすることや ,管理情報受け 渡し を少なく するためクラスタヘッド 変更数を少なくすることが 望まれ る.本論文では ,アド ホックネット ワーク上に クラ スタを 構成するクラスタ構成法及び ,移動端末移動など によりト ポロジ ーが 変化し た場合に 対応するクラスタ 再構成法を提案する.提案するクラスタ構成法は ,トポロジ ーグ ラフが 密な場合を除き,従来手法に 比べて クラ スタ数が 少ないこと ,また,提案するクラスタ再構成法は ,従来手法に 比べ,クラスタ数が 少なく,またクラス タヘッド 変更数が 少ないことをシ ミュレ ーション 実験で示す.
さらに見せる

9 さらに読み込む

J120 j IEICE 2005 6 最近の更新履歴  Hideo Fujiwara J120 j IEICE 2005 6

J120 j IEICE 2005 6 最近の更新履歴 Hideo Fujiwara J120 j IEICE 2005 6

信号及びデータ信号を RTL 記述から求め,連続する サイクルで対を制約として抽出する.次に,テ スト対象パスを含むゲートレベル組合せ回路に対して, 制約に基づく冗長故障判定及びテスト生成を行い,最 後に,テスト生成によって得られたテストパターン 正当化及びテスト応答観測を行うため命令列を生 成 す る .しか し ,制 約 抽 出 プ ロ セ ス で は 2 命令 し か 考慮していないために制約が正確とはいえず,生成さ れたテストパターンに対し命令列生成に失敗する場 合があり,十分な故障検出率を達成しているとはいえ ない.この手法では,データパス部とコントローラ部 双方に対する手法が提案されているが,実験では, データパス部だけしか評価されていない.
さらに見せる

9 さらに読み込む

J121 j IEICE 2005 6 最近の更新履歴  Hideo Fujiwara J121 j IEICE 2005 6

J121 j IEICE 2005 6 最近の更新履歴 Hideo Fujiwara J121 j IEICE 2005 6

回路 C P ′ ともと回路 C は分岐位置が異なるだ けで機能的には等価である.したがって,ベクトル v を C に印加したとき内部ゲート g i に割り当てら れる値と, v を C P ′ に印加したとき g i に対応する内 部ゲート g i ′ に割り当てられる値は同じである. v を 回路 C P ′ に印加したとき,ゲート g i ′ ∈ of f (f i ′ , P ′ ) が g i ′ = ncv(f i ′ ) と なって い た と す る と , v を 回 路

8 さらに読み込む

J106 j IEICE 2003 9 最近の更新履歴  Hideo Fujiwara J106 j IEICE 2003 9

J106 j IEICE 2003 9 最近の更新履歴 Hideo Fujiwara J106 j IEICE 2003 9

Chikateru JINNO †∗ , Michiko INOUE † , and Hideo FUJIWARA † あら まし 本論文では ,ホールド と スイッチ機能を考慮し て ,内部平衡構造を拡張し た順序回路クラスで ある内部切換平衡構造を提案する.提案するクラスは ,組合せテ スト 生成複雑度でテ スト 生成可能であり,平衡 構造,内部平衡構造,切換平衡構造順序回路クラスを真に 含む.本論文では ,内部切換平衡構造順序回路に 対し て , (1) 組合せ論理部故障に対して組合せテスト生成複雑度でテスト生成可能であることを示し ,(2) ホー ルド レジ スタ及び スイッチ故障に 対し て検出可能となるため十分条件と故障検出率実験的評価を示し , (3) 計算量に 基づ く組合せテ スト 生成複雑度に 関し て考察する.
さらに見せる

9 さらに読み込む

J82 j IEICE 2000 9 最近の更新履歴  Hideo Fujiwara J82 j IEICE 2000 9

J82 j IEICE 2000 9 最近の更新履歴 Hideo Fujiwara J82 j IEICE 2000 9

井上 智生 ( 正員 ) 昭 63 明大・工・電子通信卒.平 2 同大 大学院博士前期課程了.同年松下電器産業 ( 株 )入 社.明治大大学院博士後期課程を 経て,平 5 奈良先端大情報科学研究科助手. 平 11 より広島市立大学情報科学部助教授. 松下電気電器産業( 株 )に おいて マイクロ プ ロセッサ研究開発に 従事.明治大,奈良先端大,広島市大 に おいて ,テスト 生成,並列処理,テスト 容易化設計に 関する 研究に 従事.博士( 工学 ) .IEEE,情報処理学会各会員.
さらに見せる

10 さらに読み込む

J72 j IEICE 1999 2 最近の更新履歴  Hideo Fujiwara J72 j IEICE 1999 2

J72 j IEICE 1999 2 最近の更新履歴 Hideo Fujiwara J72 j IEICE 1999 2

すべて静的・動的通信チャネルは FIFO キューで あるとする.すなわち,通信チャネルを用いて送信し た メッセージは 送信され た順に 相手に 受信され る.更 に ,チャネルを用いて 送信され た メッセージは紛失さ れないとする.文献 [8] モデルでは ,ハンド オフ時に 動的通信チャネルが 消失し た場合,その FIFO キュー 内 メッセージは 紛失するとし ている.し かし 本論文 では ,簡単ために ,静的,動的にかかわらずすべて 通信チャネルに 入力され た メッセージは 有限時間内 に出力され ,メッセージ紛失は起きないと仮定する.
さらに見せる

11 さらに読み込む

J73 j IEICE 1999 4 最近の更新履歴  Hideo Fujiwara J73 j IEICE 1999 4

J73 j IEICE 1999 4 最近の更新履歴 Hideo Fujiwara J73 j IEICE 1999 4

行うことが 困難であり,これら特徴に 対応し た新し い並列計算モデ ルが 望まれ ていた . 本論文では上記要求に 対応し た並列計算モデ ルで あ る BSP ( Bulk-Synchronous Parallel )モデ ル [9] , 及び その 拡張モデ ルであ る BSP ∗ モデル [2] を 使用し てアルゴ リズム提案を行う. BSP モデルは Valiant により提案され た並列計算モデ ルであり,通信コ スト

10 さらに読み込む

J76 j IEICE 1999 7 最近の更新履歴  Hideo Fujiwara J76 j IEICE 1999 7

J76 j IEICE 1999 7 最近の更新履歴 Hideo Fujiwara J76 j IEICE 1999 7

DFT とし て Genesis [5] ∼ [7] がある. Genesis では 第 1 段階とし て回路要素ご とにゲ ートレ ベル 回路を 用い たテ スト 生成を行う.次に 第 2 段階とし て各回路要素 に 対し て ,外部入力から 回路要素入力へ任意値を 伝達し ,また回路要素任意値を外部出力まで 伝達 できるテ ストプ ラン 生成を試みる.テ ストプ ランが 存在し ない場合には DFT とし て 外部入力から 直接値 を代入し たり,外部出力で 直接値を観測するためマ ルチプレ クサ( テスト マルチプレ クサ )と配線を RTL デ ータパ ス上適切な回路要素前後に 挿入する.こ よ うな 手法に よって 従来手法 [2] で 生じ る第 2 段階
さらに見せる

9 さらに読み込む

J71 j IEICE 1999 2 最近の更新履歴  Hideo Fujiwara J71 j IEICE 1999 2

J71 j IEICE 1999 2 最近の更新履歴 Hideo Fujiwara J71 j IEICE 1999 2

Takeshi HIGASHIMURA †∗ , Michiko INOUE † , and Hideo FUJIWARA † あらまし 非スキャン 設計ためテ スト 容易性尺度である弱可検査性を考慮し たデ ータパス高位合成手法を 提案する.筆者らはこれ まで ,弱可検査なデ ータパス高位合成に 関し ,合成後デ ータパスが 弱可検査となる ような,ハード ウェア 要素共有に 対する制約に 関する十分性を示し ,この十分性を満たす制約を設計目標とし て 考慮する高位合成法を提案し ている.本研究では ,まず 合成前動作記述であるデ ータフローグ ラフから 合成後 デ ータパスが 弱可検査となるため十分条件である設計目標抽出手法を提案し ,高位合成主な処理である スケジューリング,バ インデ ィングに 関し て ,設計目標と面積をともに 考慮する発見的手法を 提案する.提案し た手法を繰り返し 適用することで時間制約もとで面積が 小さくかつ弱可検査なデータパスを合成する手法を提 案する.
さらに見せる

9 さらに読み込む

J161 e JETTA 2012 最近の更新履歴  Hideo Fujiwara J161 e JETTA 2012

J161 e JETTA 2012 最近の更新履歴 Hideo Fujiwara J161 e JETTA 2012

Table 3 shows experiments reporting the time spent by dif- ferent stages of the constraint-driven untestability identification flow developed in this paper. As explained in the Introduc- tion, not all the modules (multiplexers F M and functional units F U ) in the RTL designs are affected by sequential untestability. Our method identified one module from gcd, three modules from mult8x8 and two modules from diffeq that had testability problems. Thus, only the above- mentioned six modules were considered in the hierarchical untestability proof by the constraint-driven logic-level ATPG. As it can be seen from the Table, the extraction of test path constraints required up to 1 min of run time. As discussed in Section 5 the constraint minimization step is very much de- pendent on the time-step bound. In the case of ADD2 the time- step bound k is 7 and the time for minimizing the constraints is accordingly more than 4,000 s. The test environment synthesis Table 4 Constraint-driven top-
さらに見せる

11 さらに読み込む

J79 j IEICE 2000 2 最近の更新履歴  Hideo Fujiwara J79 j IEICE 2000 2

J79 j IEICE 2000 2 最近の更新履歴 Hideo Fujiwara J79 j IEICE 2000 2

キーワード 高位合成,部分スキャン 設計,無閉路構造,最小クリーク分割,デ ータパス 1. ま え が き 近年 VLSI 高集積化,大規模化に 伴い,回路 テ スト は ます ま す 重 要で か つ 困 難な 問 題と なって い る [1] .テスト費用を削減するために ,設計初期 段階からテ スト 容易性を考慮することが 必要とされ て いる.抽象度高い動作記述からレジ スタ転送レ ベル ( RTL ) 回路を 合成する高位合成 段階でテ スト 容 易性を考慮することにより,回路面積・性能ととも にテ スト 容易性も含めた最適化及び 設計費用削減が できるものと期待され ている.本論文では ,テスト 容 易性を考慮し た高位合成( テスト 容易化高位合成 ) 一手法とし て,無閉路構造に基づ く部分スキャン 設計 ためデ ータパステ スト 容易化高位合成法を考察 する.
さらに見せる

11 さらに読み込む

J130 j IEICE 2006 8 最近の更新履歴  Hideo Fujiwara J130 j IEICE 2006 8

J130 j IEICE 2006 8 最近の更新履歴 Hideo Fujiwara J130 j IEICE 2006 8

本研究では,強可検査性に基づくテスト容易化設計 法と同様に,対象とする故障モデルを単一縮退故障と し,レジスタ転送レベルデータパスをテスト容易化設 計対象とする.強可検査テスト容易性を失うこと なく,面積オーバヘッドを更に削減するために,強可 検査性性質を緩和した部分強可検査性を新たに導入 し,部分強可検査性に基づくデータパステスト容易 化設計法及びテスト生成法を提案する.強可検査性が すべて回路要素に対して任意印加を保証する に対し,部分強可検査性では回路要素に対して値域 任意印加を保証する.また,提案するテスト 容易化設計法では,データパスを部分強可検査にする
さらに見せる

11 さらに読み込む

J77 j IEICE 1999 7 最近の更新履歴  Hideo Fujiwara J77 j IEICE 1999 7

J77 j IEICE 1999 7 最近の更新履歴 Hideo Fujiwara J77 j IEICE 1999 7

Toshinori HOSOKAWA † , Tomoo INOUE †† , Toshihiro HIRAOKA †∗ , and Hideo FUJIWARA †† あらまし 無閉路順序回路に 対するテスト 系列は ,時間展開モデルを用いて 生成することができる.本論文で は ,時間展開モデルを用いて 生成され るテ スト 系列は( 1)テスト系列長が一定である, ( 2)各外部入力に対する 未定義値 (X) が存在する位置がテスト生成対象故障とは無関係に決まる,という性質に着目し,静的圧縮,動 的圧縮二つテ スト 系列圧縮方法を提案する.まず,テスト 系列値に 依存し ないテンプレ ート を用いた 静的 テ スト 系列圧縮方法を提案する.また圧縮後テ スト 系列を逆変換し たテ スト パターンで ,時間展開モデルに 対 し て 故障シ ミュレ ーシ ョン を 実行する逆変換故障シ ミュレ ーシ ョンに よる動的テ スト 系列圧縮方法を 提案する. いくつか 実際回路にパーシャル スキャン 設計を適用し て作成し た無閉路順序回路で本提案方法を評価し た結 果,テ スト 系列長を 19∼34%に削減することができた.
さらに見せる

10 さらに読み込む

J78 j IEICE 2000 1 最近の更新履歴  Hideo Fujiwara J78 j IEICE 2000 1

J78 j IEICE 2000 1 最近の更新履歴 Hideo Fujiwara J78 j IEICE 2000 1

あらまし 共有 メモリマルチプ ロセッサシ ステム,特に ,シ ステム内すべてプ ロセッサが 大域パル スを共 有するフェーズ 内シ ステムに おけ る故障耐性をもつ時計合せプ ロト コルを 考察する.フェーズ 内シ ステムでは , 正常なプ ロセッサは パル ス発生時に 同期し て動 作を 行 う.フェーズ 内シ ステムに おいて ,パル ス発生時にプ ロ セッサが 動作し ないような故障を居眠り故障と呼ぶ.居眠り故障起こるフェーズ内シ ステムに おいて ,同期時 間と呼ばれ るある特定パル ス以上正常に 動作し 続けているすべてプ ロセッサ同士局所時計時刻を一致させ るプ ロト コルを無待機時計合せプ ロト コルと呼ぶ.これ まで ,フェーズ 内シ ステムに おけ る無待機時計合せプ ロ ト コルとし て,同期時間 4n 2 − 3n − 1 プロトコルが提案されていた( n:プロセッサ数) .本論文では ,同期時 間 12n 無待機時計合せプ ロトコルを提案する.また,無待機時計合せプロトコル同期時間下界が n − 1 であることを証明し ,本論文で提案するプ ロト コルが 同期時間に 関し てオーダ 的に 最適であることを示す.
さらに見せる

11 さらに読み込む

Show all 10000 documents...