[PDF] Top 20 J150 e IEICE 2010 1 最近の更新履歴 Hideo Fujiwara J150 e IEICE 2010 1

... VLSI design methodologies using hardware descrip- tion languages have been adopted to reduce VLSI design time. VLSIs are designed at the Register Transfer Level (RTL), and RTL circuits consist of a data path part and a ... 完全なドキュメントを参照

... SoC のテ スト 容 易化設計法を提案し た ．本論文で 提案し た連続可検査 性を満たす SoC は ，すべてのコアとすべての信号線に 対する連続テストアクセスが可能である．これにより， 各コアに提供され る任意のテスト 系列を SoC の外部入 力から 実動作速度で 連続し てコアへ印加し ，その応答 を SoC の外部出力で連続し ... 完全なドキュメントを参照

... 系列を 1 ビ ット ずつシフト イン するので ，連続し たシ ステムクロック でテ スト 系列を印加できず，テ スト 実行時間も長い． 一方， test per clock 方式では ，回路中の（ 一部の ） レ ジ スタを TPG ， RA に 変更する ．このよ うなテ ス トレジ スタとし ては ， BILBO （ Built-In Logic ... 完全なドキュメントを参照

... M j を通る場合を考 える．観測経路が M j の非伝搬入力 x 上を通る場合， M j の伝搬入力 x と出力ポート z 間にスルー機能が ない場合には，任意の値を伝搬できない．ここで， M j の y に定数を与えて x–z 間のスルー機能を実現でき る場合について考える．外部入力から M j ... 完全なドキュメントを参照

... 昭 44 阪大・工・電子卒．昭 46 同大大 学院博士後期課程了．阪大工学部助手，明 治大理工学部教授を経て，現在，奈良先端 科学技 術大学院大学情報科 学研究科教授． 昭 56 ウォータールー大客員助教授．昭 59 マッギル大客員準教授．論理設計，高信頼 設 計 ，設 計 自 動化 ，テ ス ト容 易 化 設計 ，テ ス ト生 成 ，並 列処 理，計算複雑度に関する研[r] ... 完全なドキュメントを参照

... type3 の制御経路，観測経路を用いることによ り， M に 属するすべての組合せ 回路要素を 同時にテ ストできる．このテ ストの間，制御経路及び 観測経路 に 現れ る制御信号（ テストプ ラン ）を固定し ておくこ とができる．つまり，一つのテ スト セッション M に 対し て ，一つの 制御パターン を 与えれば ，連続クロッ クでテ スト ... 完全なドキュメントを参照

... ，計算能力，通信能力など の点でパフォーマン スが 低いため ，移動端末にかか る負荷が 小さい手法が 望まれ る．分散シ ステムの問題とし て ， 端末の移動や ，トポロジーの変化に 伴うオーバヘッド を考慮し なければ ならない．更に ，無線チャネル の帯域幅 の空間再利用の観点など から ，クラスタ構成をすることによって ... 完全なドキュメントを参照

... 信号及びデータ信号を RTL 記述から求め，連続する サイクルでの値の対を制約として抽出する．次に，テ スト対象パスを含むゲートレベル組合せ回路に対して， 制約に基づく冗長故障判定及びテスト生成を行い，最 後に，テスト生成によって得られたテストパターンの 正当化及びテスト応答の観測を行うための命令列を生 成 す る ．しか し ，制 約 抽 出 プ ロ セ ス で ... 完全なドキュメントを参照

... 回路 C P ′ ともとの回路 C は分岐の位置が異なるだ けで機能的には等価である．したがって，ベクトル v を C に印加したときの内部のゲート g i に割り当てら れる値と， v を C P ′ に印加したときの g i に対応する内 部のゲート g i ′ に割り当てられる値は同じである． v を 回路 C P ′ に印加したとき，ゲート g ... 完全なドキュメントを参照

... Chikateru JINNO †∗ , Michiko INOUE † , and Hideo FUJIWARA † あら まし 本論文では ，ホールド と スイッチの機能を考慮し て ，内部平衡構造を拡張し た順序回路のクラスで ある内部切換平衡構造を提案する．提案するクラスは ，組合せテ スト 生成複雑度でテ スト 生成可能であり，平衡 ... 完全なドキュメントを参照

... 井上 智生 （ 正員 ） 昭 63 明大・工・電子通信卒．平 2 同大 大学院博士前期課程了．同年松下電器産業 （ 株 ）入 社．明治大大学院博士後期課程を 経て，平 5 奈良先端大情報科学研究科助手． 平 11 より広島市立大学情報科学部助教授． 松下電気電器産業（ 株 ）に おいて マイクロ プ ロセッサの研究開発に 従事．明治大，奈良先端大，広島市大 に おいて ，テスト 生成，並列処理，テスト 容易化設計に 関する ... 完全なドキュメントを参照

... [8] のモデルでは ，ハンド オフ時に 動的通信チャネルが 消失し た場合，その FIFO キュー 内の メッセージは 紛失するとし ている．し かし 本論文 では ，簡単のために ，静的，動的にかかわらずすべて の通信チャネルに 入力され た メッセージは 有限時間内 に出力され ... 完全なドキュメントを参照

... 行うことが 困難であり，これらの特徴に 対応し た新し い並列計算モデ ルが 望まれ ていた ． 本論文では上記の要求に 対応し た並列計算モデ ルで あ る BSP （ Bulk-Synchronous Parallel ）モデ ル [9] ， 及び その 拡張モデ ルであ る BSP ∗ モデル [2] を 使用し てアルゴ リズムの提案を行う． BSP モデルは Valiant ... 完全なドキュメントを参照

... 第 1 段階とし て回路要素ご とにゲ ートレ ベル 回路を 用い たテ スト 生成を行う．次に 第 2 段階とし て各回路要素 に 対し て ，外部入力から 回路要素の入力へ任意の値を 伝達し ，また回路要素の任意の値を外部出力まで 伝達 できるテ ストプ ラン の生成を試みる．テ ストプ ランが 存在し ない場合には DFT とし て 外部入力から ... 完全なドキュメントを参照

... 合成後 のデ ータパスが 弱可検査となるための十分条件である設計目標の抽出手法を提案し ，高位合成の主な処理である スケジューリング，バ インデ ィングに 関し て ，設計目標と面積をともに 考慮する発見的手法を 提案する．提案し た手法を繰り返し 適用することで時間制約のもとで面積が 小さくかつ弱可検査なデータパスを合成する手法を提 ... 完全なドキュメントを参照

... Table 3 shows experiments reporting the time spent by dif- ferent stages of the constraint-driven untestability identification flow developed in this paper. As explained in the Introduc- tion, not all the modules ... 完全なドキュメントを参照

... ータパス 1. ま え が き 近年の VLSI の高集積化，大規模化に 伴い，回路の テ スト は ます ま す 重 要で か つ 困 難な 問 題と なって い る [1] ．テストの費用を削減するために ，設計の初期の 段階からテ スト 容易性を考慮することが 必要とされ て ... 完全なドキュメントを参照

... 本研究では，強可検査性に基づくテスト容易化設計 法と同様に，対象とする故障モデルを単一縮退故障と し，レジスタ転送レベルデータパスをテスト容易化設 計の対象とする．強可検査のテスト容易性を失うこと なく，面積オーバヘッドを更に削減するために，強可 検査性の性質を緩和した部分強可検査性を新たに導入 し，部分強可検査性に基づくデータパスのテスト容易 ... 完全なドキュメントを参照

... 系列は（ 1）テスト系列長が一定である， （ 2）各外部入力に対する 未定義値 (X) が存在する位置がテスト生成の対象故障とは無関係に決まる，という性質に着目し，静的圧縮，動 的圧縮の二つのテ スト 系列圧縮方法を提案する．まず，テスト 系列の値に 依存し ないテンプレ ート を用いた 静的 テ スト 系列圧縮方法を提案する．また圧縮後のテ スト ... 完全なドキュメントを参照

... − 1 のプロトコルが提案されていた（ n:プロセッサ数） ．本論文では ，同期時 間 12n の無待機時計合せプ ロトコルを提案する．また，無待機時計合せプロトコルの同期時間の下界が n − 1 であることを証明し ，本論文で提案するプ ロト コルが 同期時間に 関し てオーダ 的に ... 完全なドキュメントを参照