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薄膜 BOX-SOI （SOTB)を用いた 2M ビット SRAM の超低電圧 0.37V 動作を実証
大規模集積化に成功、超低電圧・超低電力 LSI 実現に目処
独立行政法人 新エネルギー・産業技術総合開発機構（理事長 古川 一夫/以下、ＮＥＤＯと略 記）、超低電圧デバイス技術研究組合（理事長：豊木則行/以下、LEAP と略記）と国立大学法人 東 京大学は、このたび、マイコン等に使われる論理集積回路の大幅な省エネ化を可能とする、SOTB (Silicon on Thin Buried Oxide) トランジスタの大規模集積化に成功しました。
論理集積回路の省エネ化には、CMOS トランジスタの動作電圧低減が有効とされていますが、従来 のバルク CMOS では動作特性ばらつきのためにこれが困難でした。このため、ばらつきの小さい トランジスタ構造への切り替えが世界的な潮流となっています。今回、LEAP 独自の SOTB と呼ぶ 低ばらつきトランジスタを用いて、ばらつきの影響を受けやすく超低電圧動作が最も困難な SRAM で、動作電圧が 0.37V まで低減出来ることを実証しました。さらに、SOTB のもう一つの特徴であ る基板バイアス制御により、リーク電流を大幅に抑制し、環境温度が変化しても動作特性が一定に 維持できることも実証しました。これらの技術により、超低電圧動作で超低電力の LSI 実現に目処 がつきました。 本技術を適用した超低電力 LSI は、機器組み込み用や自動車用など様々な用途に使われるマイコ ン、超低電力動作を活かしたユビキタスセンサネットワークなどへの応用が期待されます。今後も 実用化を目指して、研究開発を進めてまいります。 本研究は、平成 22 年度経済産業省産業技術研究開発委託費「低炭素社会を実現する超低電圧デ バイスプロジェクト」の委託研究として行ったものである。平成 23 年度からは、NEDO「低炭素社 会を実現する超低電圧デバイスプロジェクト」に係わる業務委託として実施している。また、研究 開発遂行にあたっては、産業技術総合研究所とルネサスエレクトロニクス株式会社にご協力頂いた。 なお、今回の技術の詳細は、京都府で 6 月 11 日(火)から開催される半導体デバイス、プロセス 関係の国際会議「2013 Symposium on VLSI Technology」にて発表します。
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金属原子移動型スイッチを用いた再構成可能 LSI の超小型化に道筋
ダイオードを搭載することで金属移動型スイッチ回路の省面積化に成功 独立行政法人 新エネルギー・産業技術総合開発機構（理事長 古川 一夫/以下、ＮＥＤＯと 略記）と超低電圧デバイス技術研究組合（理事長：豊木則行/以下、LEAP と略記）は、このたび、 超低電力再構成可能 LSI への適用を目指した金属原子移動型スイッチについて、酸化タンタルから なる BEOL ダイオードを３端子原子スイッチの選択素子として用いることで、原子移動型スイッチ の超小型化に道筋を得ました。 金属原子移動型スイッチは、固体電解質中での金属イオンによる架橋と、その消滅を利用した スイッチです。集積回路（LSI）の銅配線間に組み込むことで、LSI の再構成（論理の組み換え） と機能の変更を可能にするスイッチとして使えます。また、スイッチの抵抗と容量が小さいために 動作時の電力が削減でき、さらに、スイッチ構成を記憶するための電力が不要な不揮発スイッチな ので、待機時の電力を大幅に低減可能です。このように、金属原子移動型スイッチは、再構成可能 LSI の超小型化と低消費電力化に貢献するスイッチです。 しかしながら、金属原子移動型スイッチを用いた再構成回路は、スイッチ自身は超小型であるに も関わらず、スイッチをプログラミングするための選択トランジスタが必要であったため、大規模 な再構成回路を構成した場合には、スイッチのサイズではなくトランジスタのサイズがチップ面積 の縮小を妨げている問題がありました。今回、選択トランジスタに替えて、多層銅配線内に形成し た酸化タンタルからなるダイオードを用いて、原子移動型スイッチのプログラミングが可能である ことを実証しました。これにより、本来超小型である金属原子移動型スイッチの利点を十分活かす ことができるようになり、最小で 12F2のフットプリントとなるスイッチセルの超小型化に道筋を 得ました。本技術は、再構成可能 LSI を超小型・低消費電力するための技術であり、ＩＴ機器の低 電力化に貢献する技術であります。今後も実用化を目指して、研究開発を進めてまいります。 本研究は、平成 22 年度経済産業省産業技術研究開発委託費「低炭素社会を実現する超低電圧デ バイスプロジェクト」の委託研究として行ったものである。平成 23 年度からは、NEDO「低炭素社 会を実現する超低電圧デバイスプロジェクト」に係わる業務委託として実施している。また、デバ イス試作に関しては、産業技術総合研究所スーパークリーンルームを使用し、SCR 運営室にご協力 頂いた。 なお、今回の技術の詳細については、京都府で 6 月 11 日(火)から開催される半導体デバイス関 係の国際会議「2013 Symposium on VLSI Technology」にて、発表をします。3 ③
CPU に混載するキャッシュメモリ向けに、
微細化による高密度化を実現できるスピン注入型 MRAM を開発
動作マージンが大きくなり、微細化しても安定したメモリ動作が可能に 独立行政法人 新エネルギー・産業技術総合開発機構（理事長 古川 一夫/以下、ＮＥＤＯと 略記）と超低電圧デバイス技術研究組合（理事長：豊木則行/以下、LEAP と略記）は、CPU に混載 するキャシュメモリ向けに、微細化しても安定したメモリ動作が可能な、新構造のスピン注入型 MRAM(Spin Transfer Torque Magnetic Random Access Memory、STT-MRAM)を開発しました。高速読み書き、無限回書き換え、不揮発性による低消費電力化などが可能な STT-MRAM は、CPU とデータを直接やり取りするキャッシュメモリの候補として、活発に研究開発が行われています。 CPU の高性能化を実現するには、メモリ部を微細化して混載できるキャッシュ容量を増やすことが 必要ですが、微細なメモリでの十分な動作マージンの確保が課題でした。
今回、STT-MRAM のデータ保持を担う MTJ(Magnetic Tunnel Junction)に新しい構造を提案し、 STT-MRAM の動作に大きなマージンを持たせることが可能になりました。この結果、設計通りの 低電圧メモリ動作が可能になり、直径 35nm の微細なメモリ素子を試作・評価した結果、安定した メモリ動作を確認しました。このメモリ素子寸法は、国際半導体技術ロードマップ（ITRS）で 2021 年から 2023 年頃に量産が期待されている MRAM に相当しています。 LSI に混載できるキャッシュメモリ容量の増大が今後も継続して必要であり、今回の技術開発で 今後 10 年程度先まで STT-MRAM での高集積化が可能であることを実証できました。 本研究は、平成 22 年度経済産業省産業技術研究開発委託費「低炭素社会を実現する超低電圧デ バイスプロジェクト」の委託研究として行ったものである。平成 23 年度からは、NEDO「低炭素社 会を実現する超低電圧デバイスプロジェクト」に係わる業務委託として実施している。また、デバ イス試作に関しては、産業技術総合研究所スーパークリーンルームを使用し、SCR 運営室にご協力 頂いた。 なお、今回の技術の詳細については、京都府で 6 月 11 日(火)から開催される半導体デバイス関 係の国際会議「2013 Symposium on VLSI Technology」にて、発表をします。
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CPU に混載するメモリ向けに、高密度化を実現できる
4 値/セルのスピン注入型 MRAM を開発
積層した二つのメモリ素子の一括加工で大容量化と製造容易性を両立 独立行政法人 新エネルギー・産業技術総合開発機構（理事長 古川 一夫/以下、ＮＥＤＯと 略記）と超低電圧デバイス技術研究組合（理事長：豊木則行/以下、LEAP と略記）は、システム LSI に混載するメモリ向けに、製造プロセス工数増を抑制しながら大容量化を実現できる、4 値/セル のスピン注入型 MRAM(Spin Transfer Torque Magnetic Random Access Memory、STT-MRAM)を開発 しました。 高速読み書き、無限回書き換え、不揮発性による低消費電力化などが可能な STT-MRAM は、シス テム LSI に混載するメモリの候補として活発に研究開発が行われています。システム LSI の高性能 化を実現するには、STT-MRAM を高密度化し、混載できるメモリ容量を増やすことが必要です。 メモリ素子の高密度化には、メモリ素子の微細化の他に、メモリの多値化による等価的な高密度化 が有効ですが、2 値の STT-MRAM を縦積みにして多値化を実現することによる製造プロセス工数の 増加、動作電圧の上昇、二つの STT-MRAM 間の相互干渉が課題でした。 今回、4 値/セルの多値メモリの上記課題解決を目指して、二つのメモリ素子を単純に積層し、 それを一括エッチングで加工するプロセスを開発し、多値化による製造プロセス工数の増加を抑制 しました。更に、材料、構造の見直しを行い、直径 50nm の微細なメモリ素子を試作・評価の結果、 0.5V 以下の低電圧下で 4 値動作を確認しました。このメモリ素子面積は、2 値換算（4 値の素子は 実際の 1/2 の面積として）では、国際半導体技術ロードマップ（ITRS）で 2021 年から 2023 年頃に 量産が期待されているメモリ素子寸法に相当しています。 LSI に混載できるキャッシュメモリ容量は、今後も増大すると予想されています。今回、微細 化による高密度化のアプローチとは異なり、多値化による高密度化を狙った開発を行い、製造コス ト増を抑制しながら、スピン注入型 MRAM の大容量化が可能であることを示すことができました。 本研究は、平成 22 年度経済産業省産業技術研究開発委託費「低炭素社会を実現する超低電圧デ バイスプロジェクト」の委託研究として行ったものである。平成 23 年度からは、NEDO「低炭素社 会を実現する超低電圧デバイスプロジェクト」に係わる業務委託として実施している。また、デバ イス試作に関しては、産業技術総合研究所スーパークリーンルームを使用し、SCR 運営室にご協力 頂いた。 なお、今回の技術の詳細については、京都府で 6 月 11 日(火)から開催される半導体デバイス関 係の国際会議「2013 Symposium on VLSI Technology」にて、発表をします。5
