招待論文
ASET
立体構造新機能集積回路（ドリームチップ）技術開発の成果
池田
博明
†Developing “Functionally Innovative Three-Dimensional Integrated Circuit
(Dream Chip)” Technology by ASET
Hiroaki IKEDA
† あらまし 平成 20 年度から平成 24 年度に至る 5 年間，ASET に於いて NEDO 委託事業「立体構造新機 能集積回路（ドリームチップ）技術開発」が実施された．このプロジェクトは，半導体製品の更なる性能向上 を図るため，TSV を活用した三次元集積化技術の開発により配線遅延，消費電力問題・高性能化の限界に対 する有望な解決策を提供するとともに，新たな多機能デバイスの実用化を促進し，電子・情報技術の競争力 を強化することを狙った．また異機能をもつチップの積層技術など，これまでにない立体構造新機能集積回 路を実現することを目的としている．今回機会を頂いて，ASET における三次元積層技術開発の成果を報告 する．本論文で紹介するテーマ別の成果を示す図表は，2013 年 3 月 8 日に行われた ASET 最終成果報告会 で各ワーキンググループの主査によって発表され，ASET ホームページに掲載された資料から引用している （http://www.aset.or.jp/kenkyu/kenkyu sanjigen index.html）．キーワード 三次元積層，ヘテロ，TSV，C2C，W2W
1.
ま え が き
平成20年度から平成24年度に至る5年間，ASET に於いて実施したNEDO委託事業「立体構造新機能 集積回路（ドリームチップ）技術開発」プロジェクト は，半導体製品の更なる性能向上を図るため，TSVを 活用した三次元集積化技術の開発により，配線遅延， 消費電力問題・高性能化の限界に対する有望な解決策 を提供するとともに，新たな多機能デバイスの実用化 を促進し，電子・情報技術の競争力を強化することを 狙った．また異機能をもつチップの積層技術など，こ れまでにない立体構造新機能集積回路を実現すること を目的としている．2.
開発の背景
情報処理システムの発達の原動力である半導体集積 回路技術の開発は，最近まではケーブルによって接続 されたインターネット機器への対応が主な目的であっ †技術研究組合超先端電子技術開発機構（ASET），東京都Association of Super-Advanced Electronics Technologies (ASET), Tokyo Dia Building (No.1 8F), 1–28–38 Shinkawa, Chuo-ku, Tokyo, 104–0033 Japan
た．しかし近年では，ネットワーク上のトラフィック はモバイル機器を対象とするワイヤレス通信が大きな 比率を占めるようになり，そのデータ量も年+78%と いう途方もない成長率が見込まれるように変わってき ている[1]．こうしたトラフィックは，ゲーム・動画・ 音楽等のダウンロードを中心とした現状から，今後は， ネットワーク上に分散配置された様々なセンサから提 供される情報の集積（ビッグデータ）と，その解析に よる新たなサービスの提供などが占めることになり， そのインフラはセンサ・ネットワークと呼ぶべきモバ イルネットワークで構築されるものと予想される． こうしたデータ量の爆発的増大に対応するネット ワーク機器やモバイル機器に搭載される半導体集積回 路は，高性能かつ低消費電力，高密度実装という特徴 を，より一層備える必要が生じてきた．高性能化はデ バイス間の情報授受性能（バンド幅）で測られ，低消 費電力は1ビットのデータ伝送に必要な伝送エネル ギー（エネルギー効率）で測られる．更に，高密度実 装では，実装面積とともに低背化（薄化）による実装 体積の減少が望まれる． 三次元積層構造が高性能化と低消費電力化，小占有 体積を同時に実現できる理由として，
間接続という三次元配線に置き換えることにより，数 千本単位の信号伝送系を活用して超高バンド幅を実現 できる • 積層素子チップは50µm以下の薄さであり，そ れらの多段積層となる高機能システムであっても総 チップ厚を500µm以下とすることが可能であり，低 背化を実現できる • 異種チップ積層構造は，CMOSイメージセンサ （CIS）に代表されるアナログ素子やA/Dコンバータ やメモリ，ロジックなどのデジタル素子を，有機的相 互接続を保ったまま，一つのパッケージ内に格納でき るため，センサ・ネットワーク構成機器に搭載される 半導体集積回路の性能向上とともにシステムの実装素 子数の低減にも寄与できる 2. 1 効果の定量化 三次元積層構造化によってエネルギー効率は具体的 にどのような値になるのか，典型的な例を挙げて比較 してみよう．図1 に典型的な実装形態と，伝送路の 容量C‘と信号振幅Vを示す．エネルギー効率(PE，
Power Efficiency単位J/bit)は，伝送エネルギー/バ ンド幅で表せて，PE=CV2/2となる． この値を用いて，情報処理システムのバンド幅と 消費電力の傾向をグラフに表すと，現状の数十GB/s 性能から100GB/s∼1TB/sの領域にまで拡げる際に は，三次元積層構造を用いない限り，その消費電力が 非常に大きくなってしまうことが分かる．上記例では， 図 1 各種実装形態のエネルギー効率 Fig. 1 Power efficiency comparison.
を以下に報告する． 2. 2 開発テーマと開発体制 多機能高密度三次元集積化技術の開発テーマは，実 用的なアプリケーションの要求仕様を前提とした共通 要素技術であり，最終年度まで取り組んでいたテーマ は以下の7項目である． （1） 超ワイドバスSiP三次元集積化技術 （2） デジアナ混載三次元集積化技術 （3） ヘテロジーニアス三次元集積化技術 （4） 3Dインテグレーション技術 （5） 熱・積層接合技術 （6） 薄ウェハ技術 （7） 標準化活動 横断的活動である(7)を除く個々のテーマに対して ワーキンググループ（WG）を構築し，開発活動を行っ た．また，テーマに対応して国内諸大学及び産総研と の共同研究を進めた． また，試作に関しては，マルチ・プロジェクト・シャ トル(MPS)構想を採用し，25× 30mmのチップを 5mm各のエリアに分割し，各WGの研究開発内容に 応じたTEG設計を分散配置し，ウェハ単位での発注 を行って，TEG試作・評価の効率化を図った（図3）． 図 2 ASET開発体制 Fig. 2 Development system in ASET.
図 3 MPS用チップレイアウト Fig. 3 Die layout for multi project shuttle.
3.
開発内容の詳細と成果
主な開発テーマの内容と成果を紹介する． 3. 1 超ワイドバスSiP三次元集積化技術 超ワイドバスSiPの開発では，三次元積層構造がも つ高いバンド幅の実現(≥ 100 GB/s)と，エネルギー 効率の大幅な改善（≤ 1 pJ/bit）を，比較的緩い設計 基準（90nmプロセス）のデバイスで実現できること を示すことが主目的であった．高バンド幅化の方策と して，4,096本のデータバスでメモリとロジック間を接 続し，これを200Mbpsの信号速度で授受する方針と した．超ワイドバスの接続に伴うテスト設計（BIST，SCAN，JTAG）や接続不良への対策（Redundancy）， 同時動作（SSO: Simultaneous Signal Out）への対 策，バス信号の波形モニタなど，様々な関連技術を盛 り込み，設計・試作・評価を行った． 超ワイドバスSiPの基本構成を図4に示す． メモリチップとロジックチップをSiインターポーザ 経由で積層する．Siインターポーザを経由させる接続 を採用した理由は， • 4k端子の位置を調整する場合の設計基準を確 認（L/S=1µm/1 µmの3–4層の配線で充分と判明） • TSVを経由する信号の動作波形は，外部から観 測することが困難であり，動作マージンの確認などを 行う際にはTSVモニタ機能をもったSiインターポー ザを介在させた構造が最も適切と判断，といった点に ある． テスト機能としては，メモリ領域へのBIST，ロジッ ク領域へのSCAN，層間接続領域へのJTAGを組み 込んだ（図5）． 超ワイドバスの同時動作のノイズ対策として，駆動 タイミングを0.1nsごとに遅延させた駆動タイミング 図 4 超ワイドバス SiP 概要 Fig. 4 Ultra-wide bus SIP concept.
図 5 Test対応設計 Fig. 5 Design for test.
のグループを形成する位相シフト機能を組み込んで， その効果を確認した（図6）． 試作は90nmのCuプロセスを用い，Via-Last法 で50µmピッチ，20µm径のTSVを形成した．積層 はC2C及びW2Wを用いた．試作品の外観・断面， 各層のチップ写真を図7に示す． この超ワイドバスSiP（バス幅4k本）では，比較 的緩い設計基準（90nmプロセス）にもかかわらず， データ転送能力は100GB/sを越えた（図8）．その 際の充放電電力測定から，このシステムの伝送効率 は0.56pJ/bitであることを確認した．これは目標値
図 6 位相シフトによる SSO ノイズ低減 Fig. 6 SSO noise reduction by phase shift.
図 7 超ワイドバス SiP サンプル Fig. 7 Ultra wide I/O SiP sample.
(1pJ/bit以下)を大幅に下回る良好な値である． 超ワイドバス接続処理の歩留まり改善のため， 32-I/Oごとに1本の不良置換用IOを配置した．この置 換用端子の更なる活用として，データ端子の動作波形 をモニタするプロービング機能をもたせた（図9）． こうした研究開発の成果を，共同実施先の神戸大学 図 8 4k IO4で 100GB/s のバンド幅達成 Fig. 8 100GB/s bandwidth by 4k IO.
図 9 TSV通過信号の波形観測結果 Fig. 9 Monitoring eye open of TSV path signal.
図 10 デジアナ混載三次元積層測距システム Fig. 10 Analog/digital 3D integration raging system.
とともに，2013年のISSCCにおいて発表した． 3. 2 デジアナ混載三次元集積化技術 三次元積層構造を用いた製品としては，メモリの多 段積層製品のような同一チップの積層構造（Wide I/O DRAMやHMCなど）がよく知られているが，三次 元積層構造の有用性が一層発揮されるのが，アナログ 素子やデジタル素子の混載積層といえる．ASETでは 開発対象として車載用ステレオ測距システムを取り上 げ，こうした構造がもつ可能性と諸課題の抽出と対策 の確認を行った．このシステムは，CMOSイメージセ ンサ層（CIS）を最上層として，次に相関二重サンプ リング層（CDS），A/Dコンバータ層（ADC），入出 力インタフェース層（IF層）の4層構造のセンサユ ニットを，Siインターポーザ上に2個併置させた高密 度実装測距システムである（図10）． 車載・測距という運転支援システムは，高速移動時 にも充分機能を発揮する必要がある．この為，車載用 の画像システムの性能としては，三次元構造を活用し て，CISの16× 16ピクセル単位ごとのデータを直下 のCDSに出力する480並列の面的接続構造を採用し， 図 11 DeCap内蔵 Si インターポーザ Fig. 11 Si-Interposer with DeCap made by TSV.
10kfps (フレーム/秒)の性能を可能とした． センサという動作環境に敏感な素子を用いる際の課 題を予測し，特に電源品質（Power Integrity；PI）の 確保手段に関して，電源インピーダンスの低減と安定 化を主眼としたTSVによるデカップリング・コンデン サ(DeCap)形成と適正配置に関して研究を行い，設 計指針策定・設計・試作・評価を行った（図11）．こ のSiインターポーザ層とDeCap層の製造は，当初は 分けて製造した後に貼り合わせる工程を前提としてい たが（図10），プロセス改善により，この2層を統合 したTSVキャパシタ(DeCap)内蔵Siインターポー ザを開発し，試作・評価を行った． また，本システムは熱に敏感なセンサを搭載するが， 最上層はセンサであることから，通常のヒートシンク などの手法は用いることが出来ないため，放熱設計も 重要な課題であった．熱・積層接合WGとの連携によ りヒートパイプを用いた冷却系を採用した． このシステムの試作に於いては，多種のアナログ・ デジタル素子を積層するために，個々の素子を支持体
図 12 採用した C2C 積層プロセス Fig. 12 C2C stacking process for the system.
図 13 3次元集積化マルチバンド RF モジュール Fig. 13 3D structured multi band RF module.
上で薄化し，裏面からTSV形成を行い，順次積層す る手法を採用．Via-Last方式がヘテロ積層構造を構築 するプロセス選択としての有効性を確認した（図12）． このシステムの構想，そして各層のチップ設計，試 作，評価に於いては，東北大学，明星大学そして産総 研との共同研究体制で開発の進捗を図った． 3. 3 ヘテロジーニアス三次元集積化技術 移動体通信トラフィックの爆発的増大に対応する為， マルチバンドRFモジュール(1.7GHz–2.8GHzをカ バー)を開発対象とし，Si系では実現困難な特性領域 を非Si系素子による三次元積層構造によって達成する ことを目的として，設計・試作・評価を行った（図13）． 三次元集積化RFモジュールの構成要素は，MEMS 可変フィルタ，MEMSスイッチ，制御IC，MEMSス イッチを封止するLTCCキャップそして可変アンテナ 図 14 金微粒子によるハーメチックシール Fig. 14 Hermetic seal by Au particle.
図 15 W2W積層+Via-Last による TSV 形成 Fig. 15 W2W stack followed by Via-Last TSV
process. となっており，夫々の技術課題と対応策を見出した． MEMS可変フィルタは，抵抗体内蔵のLTCC基板 に電極形成・配線工程を追加して可変フィルタを形成 した．マルチバンド化のためのMEMSスイッチはSOI ウェハを用いてスイッチ部分を形成し，接点保護のた めのハーメチックシールは金微粒子の印刷・圧縮とい う手法で形成した．また，封止したキャビティー内に Arガス及び微量の添加ガスを充てんすることにより， MEMSスイッチ接点の有機汚染を防止する効果を確 認した（図14）． 駆動ICは東工大との共同研究により開発し，これ らの素子群を三次元実装し，専有面積が小さく，マル チバンド特性に優れたRFモジュールを得た． 3. 4 3Dインテグレーション技術 ASETにおける3Dインテグレーション技術開発
図 16 W2W積層後 (Face to Face) の TSV 形成 Fig. 16 Via-Last after W2W Stack (Face to Face).
図 17 W2W 3積層品 Fig. 17 3-high stack by W2W.
に於いては，TSV形成手法をVia-Lastとしてプロセ
ス開発，設計基準の策定，TEGの設計・試作・評価
を行った．積層工程はChip to Chip (C2C)とWafer to Wafer (W2W)の2種を想定し，Via-Lastによる TSV形成工程とW2W積層工程を組み合わせるプロ セス開発を行った（図15）． W2W積層におけるTSVピッチは25µmとしマ イクロバンプ間はCu-Cu接合を用いて優れた電気特 性の取得を目指し，C2C積層におけるTSVピッチ は50µmとしマイクロバンプ間はSn-Cu接合を用い て，先行評価の確実性を上げ，多段積層の影響評価を 行った． 試作例として，W2W積層＋ウェハ薄化＋TSV孔 図 18 Via-Lastによる TSV 周囲の応力低減 Fig. 18 Stress reduction around TSV by Via-last.
図 19 層間同期方式
Fig. 19 Synchronization among layers.
形成後の断面写真（図16）及び300mmウェハの3段 積層後の断面写真（図17）を示す． C2C及びW2WプロセスにおけるTSV周辺のレイ アウト仕様を策定し，試作によって有効性を確認した． TSV周辺に配置するトランジスタ特性は，TSVによ る応力の影響を受けるとして排他領域(KOZ，Keep Out Zone)の設定に関する研究が広く行われている が，ASETでの評価結果からは，Via-Last (低温プロ セス)に於いては，TSV近傍の応力分布はバルクのそ れに近く，トランジスタ特性変動量で規定するKOZ は，位置合わせ精度などの他の設計マージンに隠れる 程度にまで小さくできることが分かった（図18）． また，三次元積層構造に特化した回路技術の開発も 進め，特に層間の回路同期技術（クロック供給網の制 御）を開発し，良好な同期特性を試作品で確認した （図19）． 更に，東京大学との連携で多段積層品の電源供給能
図 20 電源供給改善策 Fig. 20 Power delivery improvements.
力改善策を検討し，試作・評価を行い，将来のヘテロ 積層構造における同期回路系の設計手法，電源品質 (PI)の確保手法を開発した（図20）． ASETにおける三次元積層技術開発の範囲は非常に 広く，本論文では全ては紹介できなかった．ASETの ホームページ（ミラーサイト）でその詳細をご覧くだ さい．
