60 GHz帯ギガビット通信を実現する近距離無線システム用低消費電力CMOSトランシーバIC

滝波

浩二

†a)

_佐藤

_潤二

†

_嶋

_高広

†

_小林

_真史

†

金丸

正樹

†

森下

陽平

††

北村

遼

††

秋月

泰司

†††

岩本

光浩

††††

築澤

貴行

††

水野

紘一

†

齊藤

典昭

†

高橋

和晃

†

A 60 GHz Low Power CMOS Transceiver IC for a Multi-Gigabit Short-Range

Wireless System

Koji TAKINAMI

†a)

, Junji SATO

†

, Takahiro SHIMA

†

, Masashi KOBAYASHI

†

,

Masaki KANEMARU

†

, Yohei MORISHITA

††

, Ryo KITAMURA

††

, Taiji AKIZUKI

†††

,

Mitsuhiro IWAMOTO

††††

, Takayuki TSUKIZAWA

††

, Koichi MIZUNO

†

,

Noriaki SAITO

†

, and Kazuaki TAKAHASHI

†

あらまし 60 GHz 帯を利用した近距離無線システムのモバイル用途での実用化を目指し，ダイレクトコン バージョン CMOS トランシーバ IC を開発した．振幅・位相誤差補正を用いた低雑音増幅器や，注入同期型分 周器の高速キャリブレーションを搭載し，60 GHz 帯で課題となるオンチップ・バランのバランス度や，プロセ スばらつきに起因する分周器のロックレンジ変動の影響を低減させた．90 nm CMOS プロセスにて試作し，送 信時 231 mW，受信時 173 mW の低消費電力で 3.52 Gbpsπ/2-QPSK 変調において良好な送信スペクトラム 及び受信 EVM 特性を実現し，IEEE802.11ad 規格を満足することを確認した． キーワード RF-CMOS，ダイレクトコンバージョン，ミリ波，WiGig，IEEE802.11ad，キャリブレーショ ン，注入同期型分周器，振幅誤差，位相誤差，60 GHz

1.

ま え が き

近年，数メートル程度の近距離においてマルチギガ

ビットの高速無線伝送を実現するための周波数帯とし

てミリ波の

60 GHz

帯に注目が集まっている．

57

∼

†_{パナソニック株式会社デバイスソリューションセンター，横浜市}

Device Solutions Center, Panasonic Corporation, 600 Saedo-cho, Tsuzuki-ku, Yokohama-shi, 224–8539 Japan

††_{パナソニック株式会社新規事業開発センター，横浜市}

New Business Development Center, Panasonic Corporation, 600 Saedo-cho, Tsuzuki-ku, Yokohama-shi, 224–8539 Japan

†††_{（株）パナソニック システムネットワークス開発研究所，仙台市}

Panasonic System Networks R&D Lab. Co., Ltd., 2–5 Ake-dori, Izumi-ku, Sendai-shi, 981–3206 Japan

††††_{（株）パナソニック システムネットワークス開発研究所，金沢市}

Panasonic System Networks R&D Lab. Co., Ltd., 1–1–3 Sainen, Kanazawa-shi, 920–0024 Japan

a) E-mail: [email protected]

66 GHz

におよぶ

9 GHz

帯が免許不要の周波数帯と

して国際的に割り当てられており，業界団体

WiGig

（

Wireless Gigabit Alliance

）や

IEEE802.11ad

を中

心に次世代無線

LAN

として規格策定が進められてき

た

[1], [2]

．

筆者らは，これらミリ波近距離無線システムの普及

を目指し，モバイル機器にも搭載可能な安価かつ低消

費電力の

CMOS

トランシーバ

IC

の開発に取り組ん

できた．図

1

に想定する代表的なユースケースを示す．

近年急速に普及が進むスマートフォンやタブレット端

末からの低遅延動画ストリーミングや，

PC

や

HDD

レコーダーのようなストレージとの高速ファイル転送

などの用途が期待されている．

60 GHz

帯においては，既にスーパーヘテロダイ

ン方式

[3]

∼

[5]

やダイレクトコンバージョン方式

[6]

∼

図 2 トランシーバ・チップセットのブロック図 Fig. 2 Block diagram of the transceiver chipset.

(a)

(b)

図 1 モバイル機器への応用例．(a) 低遅延映像伝送，(b) 高速ファイル転送

Fig. 1 Mobile application examples. (a) Low latency video streaming, (b) Fast file transfer.

[11]

を用いた

CMOS

トランシーバの報告例があるも

のの，実用化に向けては，チップ面積を削減して更な

る低コスト化を図るとともに，量産時のプロセスばら

つきを補正するキャリブレーション技術が鍵となる．

本論文では，

60 GHz

帯で課題となるオンチップ・

バランのバランス誤差を低減する振幅・位相誤差補正

を用いた低雑音増幅器（

LNA

）や，注入同期型分周

器（

ILFD: Injection-Locked Frequency Divider

）の

ロックレンジのばらつきを補正する高速キャリブレー

ション手法，小型

90

度ハイブリッド移相器などを含

む，ミリ波

CMOS

トランシーバを構成する要素回路

技術について述べる．

2.

トランシーバ・アーキテクチャ

トランシーバ・チップセットのブロック図を図

2

に

示す

[12]

．無線部（

RFIC

）とベースバンド部（

BBIC

）

の

2

チップ構成から成る．

RFIC

は，低消費・小型化に

有利なダイレクトコンバージョン方式を採用している．

受信系は，

3

段の

LNA

，直交ダウンミキサ（

DMIX

）

，

ベースバンド可変利得アンプ（

VGA

）及び低域通過

フィルタ（

LPF

）から構成される．

LNA

は，静電気

（

ESD

）保護素子として

λ/4

ショートスタブを入力側

に使用し，単相入力を差動変換して出力することで，

後段の

MIX

と接続される．

LPF

は，所望のベースバ

ンド信号（帯域

880 MHz

）を通過させながら，隣接

チャネル妨害波を抑圧する．位相同期ループ（

PLL:

Phase Locked Loop

）周波数シンセサイザは，

30 GHz

帯プッシュ・プッシュ発振器を用いることで，分周器

の入力周波数を下げ低消費電力化を図っている．ロー

カル信号は，ブランチライン・ハイブリッドにより

90

度位相差の信号を生成する．送信回路は，

4

段の大電

力増幅器（

PA

），直交アップミキサ（

UMIX

），

VGA

と

LPF

から構成される．

BBIC

は，

3.52 Gsps

の

4-bit ADC

と

7-bit DAC

を搭載し，

1.76 Gsymbol/s

の

π/2-BPSK/QPSK

変

調に対応している．誤り訂正には，高い誤り訂正能力

を有する

LDPC

（

Low Density Parity Check

）を用

いる．

図 3 パワーアンプの回路図 Fig. 3 Schematic of the PA.

要を，送信回路，受信回路，

PLL

周波数シンセサイザ

の順に説明する．

3.

送 信 回 路

PA

の回路図を図

3

に示す．

4

段構成となっており，

1

段目は消費電力を優先し単相構成，

2

∼

4

段目はひず

み特性優先のため擬似差動構成としている．前段

(1

∼

2

段

)

の入力電力が小さい領域では高利得化のためカ

スコードアンプを使用し，後段

(3

∼

4

段

)

はひずみ特

性を優先してソース接地を使用している．従来，ミリ

波帯では，整合回路としてモデル化の容易な伝送線路

が広く用いられてきたが

[8]

，本設計では，トランス

フォーマを積極的に使用して，

DC

カットと段間整合

を同時に実現することで小型化を図った．

カスコードアンプは，図

4 (a)

，図

4 (b)

のレイア

ウト図に示すように，入力側ソース接地アンプのドレ

イン端子と，出力側ゲート接地アンプのソース端子を

共通化することで寄生容量を低減した．これにより，

図

4 (c)

に示すように，約

2 dB

の利得向上の効果が

得られている．

LPF

は，図

5

に示す

g

m

-C

フィルタ

[13]

から構成

され，これを

2

段接続することで

4

次の

LPF

特性を

実現した．カットオフ周波数は

DC

電流を調整するこ

とで

0.8

∼

1.5 GHz

の調整範囲をもち，標準値として

+880 MHz

付近に設定した．

UMIX

にはギルバートセル・ミキサを使用し，本設

計では

VGA

を構成する

pMOS

負荷抵抗値や差動対

トランジスタのバランス度を手動調整することで，

IQ

誤差や

DC

オフセットをキャンセルした

[12]

．

4.

受 信 回 路

図

6

に

LNA

の回路図を示す．入力及び

1

段目出力

の整合回路には設計精度を優先して伝送線路を用いて

いるが，

2

段目，

3

段目の出力は面積削減の観点から

トランスフォーマを用いて段間整合と信号分岐を行っ

ている．

LNA

の最大利得は約

14 dB

であり，ソース

(a) (b) (c) 図 4 カスコードアンプのレイアウト (a) 提案，(b) 従来． (c)S21のシミュレーション比較．入出力ポートは， 整合回路により 50 Ω に整合

Fig. 4 Layout of the cascode transistor (a) proposed and (b) conventional. (c) Comparison of sim-ulatedS21. The input and output impedances

are matched to 50 Ω by matching circuits.

図 5 LPFの回路図 Fig. 5 Schematic of the LPF.

図 6 LNAの回路図．提案方式では，I/Q-Balun の同相 信号は破線部で結線している

Fig. 6 Schematic of the LNA. The co-phase signals of I/Q-Baluns are connected by the dashed lines in the proposed method.

(a) (b) (c) (d) 図 7 (a)バランの等価回路．(b) 差動・同相モード解析． (c)差動モードの等価回路．(d) 同相モードの等価 回路

Fig. 7 (a) Equivalent model of the balun. (b) Differ-ential and common-mode analysis. Equivalent modeling (c) for differential-mode signals and (d) for common-mode signals.

接地アンプのゲート端子のバイアス電圧を調整するこ

とで

4 dB

まで調整可能としている．

図

6

に示す回路構成ではバラン（トランスフォー

マ）の振幅・位相誤差が同相除去比（

CMRR:

Com-mon Mode Rejection Ratio

）やイメージ抑圧比（

IRR:

Image Rejection Ratio

）を劣化させ問題となる．バ

ランのバランス度は，レイアウトの非対称性に加えて，

寄生容量の影響によっても劣化するため，特にミリ波

帯という極めて高い周波数帯において良好なバランス

度を得ることは容易ではない．以下では，寄生容量に

よるバランス度の劣化について解析的に導出する．

図

7 (a)

にバランの等価回路モデルを示す．ここで，

C

i

は入出力インダクタ間の寄生容量成分を表してい

る．いま，バランにより入力単相信号が差動出力に変

換されると仮定すると，図

7 (b)

に示すように，入力

信号

v

in

を振幅

v

in

/2

を有する差動信号と単相信号に

分解できる．図

7 (a)

の等価回路は，差動信号で励振

(a) (b) (c)

図 8 フェーザ表示: (a) Balun1 の出力電圧，(b) I-Balun と Q-Balun の出力電流，(c) 最終段出力電圧 Fig. 8 Phasor representations: (a) Output voltages

of Balun1, (b) Output currents of the I-Balun and the Q-Balun, (c) Final output voltages.

された場合は図

7 (c)

となり，一方，同相信号に対し

ては図

7 (d)

で表される．図

7 (d)

より，同相信号出

力

v

cm

/2

を求めると，

v

cm

2

=

50Z1 Z1+50 1 jωCi

+

50Z1 Z1+50

·

v

in

2

=

jωC

i

· 50Z

1

Z

1

+ 50 + jωC

i

· 50Z

1

·

v

in

2

(1)

Z

1

=

n

2

_R

i

· jωL

p

R

i

+ jωL

p

+ jωL

2

+ R

2

(2)

が得られる．式

(1)

より寄生容量

C

i

が存在すると

v

cm

/2 = 0

となることから，単相・差動変換時のバラ

ンス度が劣化することが分かる．

この対策として，最終段出力の正・負の各信号をいっ

たん合成することで，回路中で発生する差動誤差を低

減する振幅・位相誤差補正手法を採用した．提案手法

の動作原理は，図

8

に示すベクトル図を用いると直感

(a) (b)

図 9 LNA出力における (a) IQ 位相誤差，(b) 差動位相 誤差

Fig. 9 (a) IQ phase error and (b) Differential phase error of the LNA output.

的に理解しやすい．いま，図

6

において，

Balun1

で発

生する利得を

G

1

，位相差を

θ

1

，利得誤差を

Δα

1

，位

相誤差を

Δθ

1

とおくと，出力ベクトル

V

out1p

，

V

out1n

は，図

8 (a)

のように表すことができる．同様に，出力

側の

I-Balun

，

Q-Balun

で発生する利得を

G

m2

，位相

差を

θ

2

，利得誤差を

Δα

2

，位相誤差を

Δθ

2

とおくと，

各バランから出力される電流ベクトルは出力側バラン

からの振幅・位相誤差が加算され，図

8 (b)

のように

表される．ここで，負荷インピーダンスを

Z

L

とおけ

ば，出力側で合成された電圧ベクトルは図

8 (c)

のよ

うになり，各バランで発生する振幅・位相誤差を平均

化して低減することができる

[12], [14]

．なお，

Balun1

と

I/Q-Balun

は同一形状である必要はなく，段間整

合をとるためにそれぞれ形状の最適化が可能である．

図

9

に，

LNA

出力の

IQ

位相誤差と差動位相誤差

のシミュレーション結果を示す．同図において，従来

方式（

Conv.

）は出力信号を合成しない場合の結果を

表している．提案方式を用いることで，

IQ

位相誤差及

び差動位相誤差ともに大きく低減されており，

10 GHz

の広い帯域にわたって，それぞれ

1.7

◦

，

2.5

◦

以下の良

好な特性が得られた．

LNA

出力は，ギルバートセル・ミキサから成る

DMIX

へ接続され，図

4 (c)

と同構成の

LPF

を介し

て

VGA

へ入力される．

VGA

と

LPF

は

30 dB

以上

の可変利得範囲を有している．

5. PLL

周波数シンセサイザ

5. 1 PLL

アーキテクチャ

図

10

に

PLL

のブロック図を示す．

30 GHz

帯プッ

図 10 PLLアーキテクチャ Fig. 10 PLL architecture. 図 11 プッシュプッシュVCO の回路図 Fig. 11 Schematic of the push-push VCO.

シュプッシュ

VCO

の出力を，

ILFD

により

3

分周し，

電流モードロジック分周器（

CMLD: Current Mode

Logic Divider

）とカウンタを組み合わせて，トータル

分周比として

729

，

756

，

783

，

810

が選択可能となっ

ている．これにより，無線

LAN

等で広く使用される

40 MHz

の基準信号を用いながら，構成の簡易な整数

分周

PLL

で

IEEE802.11ad

で必要とされる

4

チャネ

ル（

58.32, 60.48, 62.64, 64.8 GHz

）を全てカバーで

きる．

VCO

の回路図を図

11

に示す．発振段には

30 GHz

帯

LC -VCO

を使用し，

AC

結合された仮想接地点か

ら

2

次高調波の

60 GHz

帯信号を抽出する．

3

ビット

のバンド切り替えを使用して

10 GHz

の広帯域をカ

バーしつつ

VCO

感度を下げている．

図

12

に

ILFD

の回路図を示す．

3

段の

10 GHz

帯

リングオッシレータを使用し，

pMOS

負荷に

30 GHz

帯の入力信号が注入される．リングオッシレータ内部

では，

30 GHz

帯の入力信号と発振周波数の

2

次高調

波がミキシングされて

10 GHz

帯のビート周波数が発

生する．この

10 GHz

帯信号にリングオッシレータが

注入同期されることで

3

分周器として動作する

[15]

．

図 12 注入同期型分周器の回路図

Fig. 12 Schematic of the injection locked frequency divider.

図 13 注入同期型分周器の代表的なロックレンジ特性 Fig. 13 Typical locking range characteristic of the

injection locked frequency divider.

5. 2

注入同期型分周器キャリブレーション

リングオッシレータを用いた

ILFD

は，小型かつ低

消費電力で高周波動作にも適するものの，

CMLD

に

比べてロックレンジが狭く，プロセスばらつきに弱い

という欠点がある．図

13

に示すように，

ILFD

を用

いた

3

分周器のロックレンジはフリーラン周波数の

3

次高調波を中心に高周波側，低周波側に分布し，注入

電力が大きくなるに従ってロックレンジが拡大する．

今回採用した図

12

の構成では，

pMOS

負荷のバイ

アス電圧を低下させると負荷抵抗が小さくなるため，

ロックレンジは高周波側にシフトする．この特性を利

用して，電源投入時にバイアス電圧

V

ILFD

を自動調整

して，フリーラン周波数が所望周波数近傍になるよう

に補正するキャリブレーション・アルゴリズムを開発

した．

提案キャリブレーションのフローを図

14

に示す．

初めに

VCO

，位相比較器（

PFD

），チャージポンプ

（

CP

）を遮断し，

ILFD

，

CMLD

，カウンタのみを動

作させる．

V

ILFD

には，あらかじめ

LUT

（

Look-up

table

）に保存された所望周波数に対応した初期値が

設定される．

ILFD

は，入力信号がない場合はフリー

図 14 提案 ILFD キャリブレーション・フロー Fig. 14 Proposed ILFD calibration flow.

ラン周波数で発振を開始するため，カウンタ出力と

基準信号を比較して

V

ILFD

を調整することで，

ILFD

のロックレンジを所望周波数近傍に設定することがで

きる．

なお，筆者らは，

VCO

のバンド切り替えを含む高

速キャリブレーション手法についても検討を行ってお

り，その詳細については文献

[16]

を参照されたい．

5. 3 90

度移相器

ダイレクトコンバージョン方式では，

60 GHz

帯と

いう極めて高い周波数において精度の良い

90

度位相

差を生成する必要がある．本設計では，広帯域にわ

たって良好な振幅・位相バランスが得られるブランチ

ライン・ハイブリッドを採用した．しかしながら，ブ

ランチライン・ハイブリッドでは，図

15 (a)

に示すよ

うに

λ/4

線路を用いるために占有面積が大きくなる

という課題がある．そこで，図

15 (b)

に示すように，

オープンスタブを用いた容量負荷を接続することで線

路長を短縮し

[7], [17]

，占有面積を

1250

× 1250 μm

から

400

× 500 μm

に削減した．

（注 1）

IEEE802.11ad

では時分割複信（

TDD

）を使用して

おり，送信または受信時に

LO

経路を送信系

/

受信系

に切り替えて選択するための

LO

スイッチが必要とな

る．しかしながら，

60 GHz

帯においては，

Si

基板で

の損失やトランジスタの

OFF

時アイソレーション低

下などにより低損失な

FET

スイッチを実現すること

（注1）：集中定数化により更なる小型化が可能である．文献[18]の誘導 結合を利用した広帯域直交ハイブリッドの試作例では，290 × 345 μm の小型形状で1 dB以下の挿入損失を実現している．

(a) (b) 図 15 (a)λ/4 ハイブリッド，(b) 小型ハイブリッド Fig. 15 (a)λ/4 hybrid, (b) Compact hybrid design.

図 16 LOスイッチのコンセプト（受信系 ON 時） Fig. 16 Illustration of LO switch concept when Rx is on.

が難しい．そこで，本設計では図

16

に示すように，

2

分岐端面から見たインピーダンスが

OFF

時に高イン

ピーダンスとなるように，伝送線路による位相回転を

取り入れることで

LO

スイッチを実現した．これによ

り，

FET

を挿入することなくスイッチ機能を実現し，

60 GHz

帯での損失を約

1 dB

にまで低減させた．

6.

評 価 結 果

RFIC

及び

BBIC

のチップ写真を図

17 (a)

，図

17 (b)

に示す．いずれも

90 nm CMOS

プロセスを用いて試

作した．

RFIC

のコア回路のサイズは

6.0

× 1.7 mm

2

である．チップの下半分はテスト用のバイアス調整用

DAC

が占めており実用化時には不要となる．

RFIC

の

電源電圧は

PFD

と

CP

のみ

2.5 V

を使用して

VCO

のチューニング電圧範囲を

0

∼

2.5 V

に拡大した．他

の回路ブロックは

1.2 V

を使用している．

BBIC

の電

源電圧は，

1.2 V

（コア回路）及び

2.5 V

（

I/O

バッ

ファ）である．図

17 (c)

は開発したチップセットを搭

載した試作タブレット端末と，その内蔵無線ボードの

写真である．

RFIC

及び

BBIC

はベアチップ実装され，

送受アンテナにはビーム半値幅

±30

◦

，アンテナ利得

(a) (b) (c)

図 17 (a) RFICのチップ写真，(b) BBIC のチップ写 真，(c) 試作タブレットと無線ボード

Fig. 17 (a) RFIC die photo, (b) BBIC die photo and (c) Prototype tablet and the printed circuit board.

(a) (b)

図 18 LNA出力の振幅・位相誤差の実測結果 Fig. 18 Measured amplitude/phase imbalances of the

LNA output.

+6 dBi

の

4

素子パッチアンテナを使用している．

図

18

に

LNA

出力の差動信号間の振幅・位相誤

差の実測結果を示す．

10 GHz

以上の広帯域で振幅

誤差

0.5 dB

，位相誤差

3

◦

以下の良好な特性を得た．

図

19 (a)

は，受信系全体（

LNA

入力からベースバンド

IQ

出力まで）の振幅・位相誤差であり，これより

IRR

を計算した結果を図

19 (b)

に示す．図

19 (a)

より，

ベースバンド信号帯域（

±880 MHz

）における振幅・

位相誤差の平均値は

0.2 dB

及び

3

◦

であり，

31.4 dB

の

IRR

に相当する．

図

20

に

ILFD

の入力感度の実測結果を示す．入力

信号レベル

−10 dBm

時に

30 GHz

帯の入力周波数

(a) (b) 図 19 (a) IQ信号間の振幅・位相誤差の実測結果．(b)

イメージ抑圧比

Fig. 19 Measured IQ amplitude/phase imbalances and IRR.

図 20 ILFD入力感度の実測結果 Fig. 20 Measured ILFD input sensitivity.

において約

6 GHz (20%)

のロックレンジが得られた．

V

ILFD

を

0.18

から

0.4 V

まで変化させることで，ロッ

クレンジを

25 GHz

（

16.5

から

41.9 GHz

）まで調整可

能である．

ILFD

の自動キャリブレーションの動作を

検証するため，

V

ILFD

を設定する

DAC

の入力コード

の時間変化を観測した．

DAC

出力は

4 mV

刻みであ

り，

2.5 μsec

（

= 100 samples/40 MHz

）ごとに更新

される．図

21

に示すように計

6

回の更新（

15 μsec

）

で収束することを確認した．表

1

に，所望周波数を

10.44 GHz

としたときの実測結果をまとめる．提案

キャリブレーションにより，フリーラン周波数と所望

周波数の周波数誤差

ΔE

は

35%

から

5.5%

に低減さ

れた．

PLL

の 位 相 雑 音 特 性 を 図

22

に 示 す．測 定 周

波 数

62.64 GHz

に お い て ，

1 MHz

オ フ セット で

−86 dBc/Hz

が得られた．なお，本設計では積分位相

ノイズが最小となるようにループ帯域幅を

300 kHz

と

図 21 自動キャリブレーション時の DAC 入力コードの 変化

Fig. 21 Screen capture of the DAC input codeword during calibration.

表 1 ILFDキャリブレーション評価結果 Table 1 Summary of the ILFD calibration.

before calibration after calibration

VILFD[V] 0.37 0.26

Free running frequency [GHz]

6.79 9.87

ΔE [%] 35 5.5

図 22 PLL位相雑音の実測結果 Fig. 22 Measured PLL phase noise.

広く設定しており，

1 MHz

オフセットの位相雑音は

PFD

や

CP

ノイズが支配的となっている．

VCO

単体

の位相雑音は

1 MHz

オフセットで約

−96 dBc/Hz

で

あった．

次に送信系の特性について述べる．図

23

に出力電

力

+5 dBm

，

3.52 Gbps π/2-QPSK

変調波での出力

スペクトラムとコンスタレーションの実測結果を示す．

送信スペクトラムは，図

17 (c)

の無線ボードの

PA

出

力パッドに

GSG

プローブを接触させてスペクトルア

図 23 送信スペクトラムとコンスタレーションの実測結 果．π/2-QPSK 変調波，プリエンファシス使用． Fig. 23 Measured spectrum and constellation of

the transmitter withπ/2-QPSK modulation with pre-emphasis.

ナライザを用いて測定した．また，コンスタレーショ

ンは，ダウンコンバータにより

3.5 GHz

帯の

IF

周波

数に変換後，デジタルオシロスコープにてデータを取

り込み，変調波解析ソフトを用いて計算させた．図

23

に示すように，送信スペクトラムは規定のスペクトル

マスクをマージンをもって満たした．また，

EVM

は

15% (

−16.3 dB)

が得られ，

IEEE802.11ad

の

EVM

規格である

−15 dB

を満足することを確認した．な

お，これらの実測では，

BBIC

の送信

FIR

フィルタの

タップ係数を調整してアナログベースバンド回路の周

波数偏差（特に高周波側での減衰）を補正するプリエ

ンファシスを行っており，これにより

EVM

を約

5 dB

改善させている．筆者らは，プリエンファシスを自動

調整するキャリブレーション・アルゴリズムの開発も

進めており，詳細については文献

[19]

を参照されたい．

トランシーバの評価結果を表

2

に，他文献との性

能比較を表

3

に示す．開発したトランシーバは，送信

時

231 mW

，受信時

173 mW

で動作し，アクティブ・

ベースバンドフィルタの消費電力（

∼50 mW

）を含み

ながら他文献と同等の消費電力を達成した．

7.

む す び

本論文では，

60 GHz

帯ダイレクトコンバージョン

CMOS

トランシーバ

IC

の要素回路技術について述べ

た．バランで発生する振幅・位相誤差補正手法を提案

し，実測結果にて，受信系の振幅・

IQ

位相誤差とし

Total Gain 19.4 dB P1dBof PA +6.4 dBm Psatof PA +12.8 dBm Peak PAE 17.1 % Pdc 145.3 mW Receiver Total Gain −2.5 – +49 dB NF of LNA 6.5 dB IP1dBof LNA −21.5 dBm IRR 31.4 dBc Pdc 85.3 mW PLL synthesizer Ref. Frequency 40 MHz VCO tuning range 54.7 – 65 GHz Operation frequency 58.32, 60.48, 62.64, 64.8 GHz Phase Noise at 100 kHz −72.4 dBc/Hz Phase Noise at 1 MHz −86.7 dBc/Hz Reference spurious −63.5 dBc Pdc 85.7 mW 表 3 60 GHz帯低消費電力トランシーバの性能比較 Table 3 Performance comparison with 60 GHz low

power transceivers.

Process PDC Psat Integration

UCB [7] 90 nm 170 mW (Tx) 10.6 dBm Tx, Rx 138 mW (Rx) PLL Titech [8] 65 nm 252 mW (Tx) 10.9 dBm Tx, Rx 172 mW (Rx) PLL1 This work 90 nm 231 mW (Tx) 12.8 dBm Tx, Rx 173 mW (Rx) PLL, LPFs

1_{PLL is on the separate chip.}

て

0.2 dB

及び

3

◦

以下の良好な特性を

10 GHz

の広

帯域にわたって達成し，

31.4 dB

のイメージ抑圧比を

実現した．更に，注入同期型分周器のロックレンジを

調整する高速キャリブレーションを開発し，

15 μsec

で所望の周波数に収束することを確認した．開発し

たトランシーバは，送受信回路，ベースバンドフィル

タ，周波数シンセサイザを

90 nm CMOS

プロセスを

用いて集積化し，

3.52 Gbps π/2-QPSK

変調波にて

IEEE802.11ad

規格で必要とされる受信

EVM

，送信

スペクトルマスクを満足することを確認した．本論文

線伝送技術の研究開発」の一環として行われました．

試作回路の設計・評価に御協力頂いたパナソニック株

式会社の関係各位に感謝致します．

文

献

[1] “Wireless Gigabit Alliance.” http://wirelessgigabitalliance.org/

[2] IEEE Std. 802.11ad, “Part 11: Wireless lan medium access control (MAC) and physical layer (PHY) spec-ifications, amendment 3: Enhancements for very high throughput in the 60 GHz band,” Dec. 2012. [3] S. Pinel, S. Sarkar, P. Sen, B. Perumana, D. Yeh, D.

Dawn, and J. Laskar, “A 90 nm CMOS 60 GHz ra-dio,” IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Papers, pp.130–131, Feb. 2008.

[4] S. Emami, R.F. Wiser, E. Ali, M.G. Forbes, M.Q. Gordon, X. Guan, S. Lo, P.T. McElwee, J. Parker, J.R. Tani, J.M. Gilbert, and C.H. Doan, “A 60 GHz CMOS phased-array transceiver pair for multi-Gb/s wireless communications,” IEEE Int. Solid-State Cir-cuits Conf. (ISSCC) Dig. Tech. Papers, pp.164–165, Feb. 2011.

[5] A. Siligaris, O. Richard, B. Martineau, C. Mounet, F. Chaix, R. Ferragut, C. Dehos, J. Lanteri, L. Dussopt, S.D. Yamamoto, R. Pilard, P. Busson, A. Cathelin, D. Belot, and P. Vincent, “A 65 nm CMOS fully in-tegrated transceiver module for 60 GHz wireless HD applications,” IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Papers, pp.162–163, Feb. 2011. [6] M. Tanomura, Y. Hamada, S. Kishimoto, M. Ito, N.

Orihashi, K. Maruhashi, and H. Shimawaki, “TX and RX front-ends for 60 GHz band in 90 nm standard bulk CMOS,” IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Papers, pp.558–559, Feb. 2008. [7] C. Marcu, D. Chowdhury, C. Thakkar, L.-K. Kong,

M. Tabesh, J.-D. Park, Y. Wang, B. Afshar, A. Gupta, A. Arbabian, S. Gambini, R. Zamani, A.M. Niknejad, and E. Alon, “A 90 nm CMOS low-power 60 GHz transceiver with integrated baseband cir-cuitry,” IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Papers, pp.314–315, Feb. 2009.

[8] K. Okada, K. Matsushita, K. Bunsen, R. Murakami, A. Musa, T. Sato, H. Asada, N. Takayama, N. Li, S. Ito, W. Chaivipas, R. Minami, and A. Matsuzawa, “A 60 GHz 16QAM/8PSK/QPSK/BPSK direct-conversion transceiver for IEEE 802.15.3c,” IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Papers, pp.160–161, Feb. 2011.

[9] K. Okada, K. Kondou, M. Miyahara, M. Shinagawa,

transceiver with low-power analog and digital base-band circuitry,” IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Papers, pp.218–219, Feb. 2012. [10] V. Vidojkovic, G. Mangraviti, K. Khalaf, V.

Szortyka, K. Vaesen, W.V. Thillo, B. Parvais, M. Libois, S. Thijs, J.R. Long, C. Soens, and P. Wambacq, “Low-power 57-to-66 GHz transceiver in 40 nm LP CMOS with −17 dB EVM at 7 Gb/s,” IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Papers, pp.268–269, Feb. 2012.

[11] A. Tang, F. Hsiao, D. Murphy, I.-N. Ku, J. Liu, S. D’Souza, N.-Y. Wang, H. Wu, Y.-H. Wang, M. Tang, G. Virbila, M. Pham, D. Yang, Q.J. Gu, Y.-C. Wu, Y.-C. Kuan, C. Chien, and M.-C.F. Chang, “A low-overhead self-healing embedded system for ensuring high yield and long-term sustainability of 60 GHz 4 Gb/s radio-on-a-chip,” IEEE Int. Solid-State Cir-cuits Conf. (ISSCC) Dig. Tech. Papers, pp.316–317, Feb. 2012.

[12] K. Takinami, J. Sato, T. Shima, M. Iwamoto, T. Akizuki, M. Kobayashi, M. Kanemaru, Y. Morishita, R. Kitamura, T. Tsukizawa, K. Mizuno, N. Saito, and K. Takahashi, “A 60 GHz CMOS transceiver IC for a short-range wireless system with amplitude/phase imbalance cancellation technique,” IEICE Trans. Electron., vol.E95-C, no.10, pp.1598–1609, Oct. 2012.

[13] S. D’Amico, M. Conta, and A. Baschirotto, “A 4.1-mW 10-MHz fourth-order source-follower-based continuous-time filter with 79-dB DR,” IEEE J. Solid-State Circuits, vol.41, no.12, pp.2713–2719, Dec. 2006.

[14] H.-H. Chiang, F.-C. Huang, C.-S. Wang, and C.-K. Wang, “A 90 nm CMOS V-band low-noise active balun with broadband phase-correction technique,” IEEE J. Solid-State Circuits, vol.46, no.11, pp.2583– 2591, Nov. 2011.

[15] A. Mirzaei, M.E. Heidari, R. Bagheri, and A.A. Abidi, “Multi-phase injection widens lock range of ring-oscillator-based frequency dividers,” IEEE J. Solid-State Circuits, vol.43, no.3, pp.656–671, March 2008.

[16] T. Shima, K. Miyanaga, and K. Takinami, “A 60 GHz PLL synthesizer with an injection locked frequency divider using a fast VCO frequency calibration algo-rithm,” Proc. IEEE Asia-Pacific Microwave Confer-ence (APMC), pp.646–648, Dec. 2012.

[17] T. Hirota, A. Minakawa, and M. Muraguchi, “Reduced-size branch-line and rat-race hybrids for

Integrated Circuits in RF Systems (SiRF), pp.3–5, Jan. 2013.

[19] T. Tsukizawa, N. Shirakata, T. Morita, K. Tanaka, J. Sato, Y. Morishita, M. Kanemaru, R. Kitamura, T. Shima, T. Nakatani, K. Miyanaga, T. Urushihara, H. Yoshikawa, T. Sakamoto, H. Motozuka, Y. Shirakawa, N. Yosoku, A. Yamamoto, R. Shiozaki, and N. Saito, “A fully integrated 60 GHz CMOS transceiver chipset based on WiGig/IEEE802.11ad with built-in self calibration for mobile applications,” IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Papers, pp.230–231, Feb. 2013.

（平成 25 年 6 月 6 日受付，12 月 10 日公開）

滝波 浩二 （正員）

1995京大・電気卒．1997 同大大学院修 士課程了．1997 松下電器産業（株），現パ ナソニック（株），に入社後，高周波回路 設計に従事．2004∼2006 UCLA 客員研究 員．2006∼2010 北米 Panasonic Silicon Valley研究所に勤務．2010 より帰任しミ リ波 CMOS 回路の研究開発に従事．2012 より ISSCC プロ グラム委員を務める．博士（工学）．

佐藤 潤二 （正員）

1997東工大・電気卒．1999 同大大学院 修士課程了．1999 松下電器産業（株），現 パナソニック（株），に入社後，アンテナ設 計，高周波回路の研究設計に従事．ITS 向 けアンテナ開発，準ミリ波帯アクティブア ンテナ開発を経て 2007 よりミリ波 CMOS 回路の開発に従事．

嶋

高広

1999東京理科大・基礎工・電子卒，2001 同大大学院修士課程了．2001 松下電器産 業（株），現パナソニック（株），に入社後， シリコンプロセスによる高周波デバイスの 研究開発に従事．現在，ミリ波高速無線通 信システム及び CMOS 回路の研究開発に 従事． CMOS回路の研究開発に従事．現在，ミ リ波高速無線通信システムの開発に従事．

金丸 正樹 （正員）

2007東工大・工・電気電子卒，2009 同 大大学院修士課程了．2009 パナソニック （株），に入社後，シリコンプロセスによる 高周波デバイスの研究開発に従事．現在， ミリ波高速無線通信システム及び CMOS 回路の研究開発に従事．

森下 陽平 （正員）

2005埼玉大・工・電気電子システム工 卒，2007 東工大大学院電気電子工学専攻 修士課程了．2007 松下電器産業（株），現 パナソニック（株），に入社後，シリコンプ ロセスによる高周波デバイスの研究開発に 従事．現在，デジタル RF 回路及びミリ波 高速無線通信システムの研究開発に従事．

北村

遼 （正員）

2004京都大学・電気電子工学科卒，2006 同大大学院通信情報システム専攻修士課程 了．2006 松下電器産業（株），現パナソニッ ク（株），に入社後，デジタル RF システ ム設計及び高周波回路設計に従事．現在， ミリ波高速無線通信システム及び CMOS 回路の研究開発に従事．

秋月 泰司

1991東北大・電子卒．1993 同大大学院 修士課程了．現（株）パナソニック シス テムネットワークス開発研究所に勤務．

岩本 光浩 （正員）

1988金沢大学・理・物理学科卒，1990 同大大学院修士課程修了．1990 現（株）パ ナソニック システムネットワークス開発研 究所入社．主に FTTH 映像配信システム の開発に従事後ミリ波 CMOS 回路の開発 に従事．

PA，VCO 等の開発を経て，現在はミリ波 CMOS回路の研究開発に従事．

水野 紘一 （正員）

1985北大・電気卒．1987 同大大学院修 士課程了．1987 松下電器産業（株），現パ ナソニック（株），に入社後，高温超電導体 薄膜素子，高周波半導体素子の研究開発に 従事．2007∼2009 NEDO 技術開発機構 出向．2010 よりミリ波 CMOS 回路の開 発に従事．博士（工学）．

齊藤 典昭 （正員）

1989横浜国大・電子情報通信工学科卒． 1991同大大学院修士課程了．1991 松下電 器産業（株），現パナソニック（株），に入社 後，GSM/WCDMA 携帯電話及び ISDB-T用 RFIC の研究開発を経て，現在はミ リ波 CMOSIC の研究開発に従事．

高橋 和晃 （正員）

1988横浜国大・工学科・博士課程前期 （修士）修了後，松下電器産業（株），現パ ナソニック（株）に入社．シリコン，GaAs プロセスによる移動体通信用高周波デバイ ス，シリコンマイクロマシン技術を応用し たミリ波・マイクロ波デバイスの開発など に従事．現在，ミリ波・マイクロ波高速無線システム，センシ ングシステム，及びデバイスの研究開発に従事．博士（工学）．