高誘電率酸化タンタル膜の低消費電力高集積DRAMへの適用

高誘電率酸化タンタル膜の低消費電力高集積

DRAM

への適用

神力

博

†∗a)

Application of Ta

₂

O

₅

Dielectric Films for Storage Capacitor of Low Power and

High Density DRAMs

Hiroshi SHINRIKI

†∗a)

あらまし 64 メガビット DRAM 以降の低消費電力高集積 DRAM の実現には，容量絶縁膜を SiO2膜厚に換

算して3 nm 以下に薄膜化し，必要な蓄積電荷量を確保することが必須であった．CVD 法で形成した高誘電率 酸化タンタル膜において，立体構造メモリセルへの良好な被覆性，膜中の酸素欠陥を修復する活性酸素熱処理に よるリーク電流の大幅な低減，結晶化による高信頼化を可能とし，3 nm 以下の薄膜化を実現した．容量絶縁膜 に高誘電率誘電体を適用し，初めて64 メガビット DRAM を実現した．その後，高誘電率膜製造装置の開発と DRAM の更なる高集積化に向けた開発が加速されていった．これらの経緯について述べる． キーワード 半導体，誘電体，DRAM，酸化タンタル，CVD

1.

ま え が き

DRAM（Dynamic Random Access Memory）が

開発されてから46年，1970年に1キロビットであっ た記憶容量は4ギガビットを超えており，6桁以上の高 集積化を実現している．この低消費電力高集積DRAM の発展により，携帯型コンピュータ，スマートフォン などの利便性を享受できるようになり，現代の高度な 情報化社会の発展に大きく貢献した．DRAM製品の 市場規模は約5兆円/年に達しつつある．DRAMの開 発には，最先端の微細加工技術が適用されてきた．し かしながら，DRAMの高集積化は微細加工技術だけ でなく，メモリセル構造の立体化と容量絶縁膜の薄膜 化が必要であった．本論文では，容量絶縁膜として初 めて高誘電率誘電体を適用し，世界に先駆けて64メ ガビットDRAMを実現するとともに，その後の高誘 電率誘電体膜製造装置の開発，高誘電率誘電体膜を搭 載したDRAMの開発が加速されていった経緯につい て述べる． †_{神力社（出版），松戸市}

Shinriki-sya, Matsudo-shi, 270–2242 Japan ∗_{元日立製作所員，元東京エレクトロン社員} a) E-mail: [email protected]

2.

半導体素子用高誘電率誘電体研究の着手

筆者は1981年に日立製作所に入社し，半導体の 開発センターに配属され，開発中の256キロビット DRAMのパッシベーション膜となるプラズマCVD

（Chemical Vapor Deposition）による窒化シリコン

膜の形成技術を担当した．当時，日立製作所は64キ ロビットDRAM生産量で世界のトップとなり，半導 体開発も活気に満ちていた．入社2–3年で高価な半導 体製造装置の選定，立ち上げも任せられ，大学では触 れることのなかった最先端のCVD製造装置を熟知す ることになった．ここでの最先端の製造工程での体験 は，その後の研究開発を進めるうえでの技術的バック ボーンになったと思う．しかしながら，入社当初から 基礎研究がしたいと希望しており，1984年に日立製作 所中央研究所に転属となった．ここで，次世代の16メ ガビット以降のDRAMの構造材料の研究グループに 加わり，高誘電率誘電体の研究に着手することになっ た．当時の中央研究所はDRAM製品で世界トップと なった半導体事業部の支えがあり，次世代のDRAM の研究開発においても世界の先端を走っていた．図1 はメモリセルの基本回路を示している．メモリセルは スイッチとなるトランジスタ（MOSFET）と蓄積容量 Csとから構成され，電荷量を保持するか保持しないか により1ビットの情報を記憶することができる．図2

積Acellは世代が進み，集積度が4倍となるにつれ， ほぼ1/3に縮小されている．4メガビットDRAM世 代より，Qsの減少分はメモリセルの容量電極の表面積 Acapをほぼ一定値に保つことにより補い，低消費電 力化のための電源電圧Vcc（= 2 Vop）の低減による Qsの減少分は容量絶縁膜の膜厚Tox（SiO2の比誘電 率に換算した膜厚）の薄膜化による容量Coxの増加に より補ってきた（図2記載のQsの計算式参照）．日立 製作所はAcapをほぼ一定値に保つため，DRAMメ モリセルを立体化した積層型容量，溝形容量メモリセ ルを他社に先駆けて特許出願し，試作を行った[2]．4 メガビットDRAMより積層型容量が採用され，多結 晶シリコン蓄積電極上の容量絶縁膜としてSi3N4膜と 図 1 DRAMメモリセルの基本回路

Fig. 1 Basic Circuit of DRAM Memory Cell.

図 2 Qs, Acell, Acap, Vop, Cox vs DRAM集積度 Fig. 2 Qs, Acell, Acap, Vop, and Cox vs DRAM

in-tegration. NECなども高誘電率誘電体の研究に着手していたが， 将来は必要になるかもしれないと判断してのことで あった．

3.

世界初の高誘電率誘電体

Ta

₂

O

₅

膜のシ

リコン半導体集積回路製品への適用

1984–5年当時は，DRAMに高誘電率誘電体を必要 とされる状況ではなく，必要とされる製品として16キ ロビットバイポーラメモリ素子が挙げられた．図3に その回路図を示す高速バイポーラメモリ素子では，メ モリセル面積の縮小によりショトキーバリアダイオー ドの浮遊容量が減少し，α線の影響により負電荷e− が発生し，記憶された情報が誤って書き換えられるソ フトエラーが発生しやすくなる．このため，セル面積 を1/3に縮小する際に，小面積で大容量が得られる キャパシタを並列に配置し，ソフトエラー防止に十分 な浮遊容量を確保した[4]．この目標とする容量を実現 するには，Toxは4 nm以下とする必要があった．し かしながら，当時の半導体製造工程で使用されている 誘電体薄膜で，この極薄膜領域で製品レベルの長期信 頼性を確保できる材料はなかった． 一方，高誘電率誘電体の容量膜としての将来性は明 確であった．高誘電率材料のリーク電流が10−6A/cm2 となる最大電界強度と比誘電率の積εr· Eの比誘電率 εr依存性を図4に示す[5]．点線で示すように，比誘 電率εrの1/2乗に比例してεr· Eが大きくなる．こ れは利用できる電荷量が大きくなることを意味してお り，DRAMの蓄積容量絶縁膜用の材料として性能が 高くなることを示している．本研究では，比誘電率が 図 3 バイポーラメモリセル回路図

図 4 最大電界強度・比誘電率 vs 比誘電率 Fig. 4 εr· E vs εr.

図 5 スパッター法，CVD 法による Ta2O5膜の絶縁耐

圧（Eox）と SiO2換算膜厚 (Tox) の乾燥酸素熱処 理温度依存性

Fig. 5 Eox and Tox of sputter and CVD-Ta2O5films dependent on dry oxygen annealing tempera-ture. 20以上の金属酸化物のなかで，2元系で安定して製造 でき，誘電損失が少ない材料としてTa2O5を選択し た．Ta2O5膜の課題は製品レベルの信頼性とDRAM の高温プロセスに適合しうる耐熱性と考えられた． 図5は反応性スパッター法（SP）により形成した 40 nmと6 nmのTa2O5膜の電界強度Eox（リーク

電流が10−6A/cm2となる印加電圧/Tox）とToxの

乾燥酸素熱処理温度依存性を示している．40 nmでは 600◦C以上の熱処理によりクラックが生成し，Eoxが 低下する．一方，6 nmでは600◦C以上の温度，特に， 結晶化する800◦Cの熱処理によっても，Toxが一定 (3.4 nm)に保持されながらEoxが向上する．CVD法 により形成したTa2O5膜は800◦Cまでの乾燥酸素熱 処理によっても，Eoxが低いままである． 図6は多結晶シリコン上に形成したTa2O5膜との 界面に成長する界面SiO2 膜厚のTa2O5膜厚と乾燥 酸素熱処理温度依存性を示している[7]．Ta2O5膜が 10 nm以下ではTa2O5膜特有の現象がみられた．界 面SiO2膜厚はTa2O5膜厚が薄いほど，熱処理温度が 図 6 乾燥酸素熱処理による Ta2O5/Si界面の SiO2の成 長の Ta₂O5膜厚依存性

Fig. 6 Increase in SiO2 thickness at the Ta2O5/Si interface after dry O2annealing (30 min) as a function of Ta2O5thickness.

図 7 50%累積不良率に至る絶縁破壊時間のストレス電界

強度依存性

Fig. 7 Time to 50% cumulative failures as a function of applied electric field strength (TDDB char-acteristics). 高いほど増加する．800◦Cの熱処理では，界面SiO2 膜厚はわずかに成長するものの，Ta2O5膜の結晶化に より比誘電率が1.5倍に増大するため，Ta2O5/SiO2 積層膜の容量が減少することはなかった．したがって， 10 nm以下のTa2O5膜はDRAMの高温プロセスに 適合できる．また，局所的にTa2O5膜が薄い部分，あ るいは，結晶化の際に生成したボイドなどのウィーク スポットでは，界面SiO2膜がより厚く成長し，欠陥 が修復され，絶縁破壊信頼性も大きく改善された．以 下では800◦Cの乾燥酸素熱処理をウィークスポット酸 化結晶化熱処理と記載する．図7は熱酸化SiO2膜と

Ta2O5 膜とのTDDB (Time Dependent Dielectric

Breakdown)特性の比較である．同一のストレス電界 強度Eoxでの絶縁破壊寿命は，Ta2O5膜がSiO2膜よ りも5桁長い[6], [7]．シリコン半導体素子で最も信頼 されてきた単結晶Siの熱酸化SiO2膜よりも，結晶性 Ta2O5膜が優れた長期信頼性を示したことは，高誘電 率誘電体膜は信頼性が低い，誘電体は非晶質であるべ きという当時の常識を覆すものであった．Ta2O5膜を バイポーラメモリ素子に必要とされるToxが3∼4 nm

量トップの座を奪還しつつあった．中央研究所では2 世代先の64メガビットDRAMを開発中であった．目 標とする低消費電力64メガビットDRAMでは，電 源電圧を1.5 Vとするため，メモリセルの蓄積電荷量 を確保することはより難しい課題となった．図2に 示すように，メモリセルの立体化に加えて，容量絶縁 膜のToxは3 nm以下に薄膜化することが必須となっ た[1]．この要求を満たすために，図8に示す王冠型 メモリセルでは，王冠型容量電極構造により電極表面 積を確保し，被覆性の優れたCVD法による高誘電率 容量絶縁膜を適用することとした[8]．更に，多結晶シ リコン容量電極表面に凹凸を形成し，表面積を倍増で きる半球状多結晶シリコン（Hemispherical-grained silicon以下HSG-Si）[9]上に高誘電率容量絶縁膜を形 成すれば，256メガビットDRAMも実現可能と確信 した． 一 方 ，16 メ ガ ビット DRAM に 適 用 さ れ た Si3N4/SiO2積層膜では，図2に示す電源電圧の低 減に対応して5 nm以下に薄膜化すると，リーク電流 が雪崩的に増加することがわかった[3]．スパッター Ta2O5膜は64メガビットDRAMで必要とされる薄 膜化，低リーク電流の目標はみたすものの，図8に示 すような王冠型容量電極構造の表面に，被覆性良く形 成する事は困難であった．このため，製造方法として CVD法を用いる事が必要となった．CVD原料として Ta(OC2H5)5とO2を用いて，減圧CVD装置により， 表面律速となる480◦C以下の成膜温度で，被覆性の 良好なTa2O5膜を形成することができた．図8に示 図 8 王冠型（CROWN）メモリセル断面模式図

Fig. 8 Schematic Cross Sectional View of CROWN cell. かった．良好な被覆性にもかかわらず絶縁性が低く， DRAMへの適用は難しかった．そこで，光CVDに よる酸化タンタル膜の形成において，被覆性は不十分 なものの，400◦C以下の低温プロセスで形成した膜 においても，比較的絶縁性が高い事に注目した[10]． 良好な被覆性の得られる減圧CVDによりTa2O5膜 を成膜した後，紫外線を照射しながら低温熱処理す るアイデアが生まれた．紫外線の波長，照射される ガス種，真空条件，加熱温度について最適化した．紫 外線照射により活性化された酸素原子やオゾンで熱 処理することにより，Ta2O5膜中の酸素欠陥が減少 し，リーク電流が減少する現象を発見することができ た[11]．図10は，Toxが3.2 nmのCVD-Ta2O5膜 に対して，300◦Cのオゾン雰囲気における紫外線照射 （以下UV-O3処理）がリーク電流密度に与える影響 を示したものである．UV-O3処理時間を長くするほ ど，リーク電流が減少する．この処理は非晶質状態で

図 9 半球状多結晶 Si 上の CVD-Ta2O5膜の断面 TEM 写真

Fig. 9 Cross sectional TEM photo of CVD-Ta2O5on HSG-Si.

図 10 CVD-Ta2O5膜の UV-O3処理によるリーク電流 低減

Fig. 10 Reduction of leakage current of CVD-Ta2O5 by UV-O3treatment.

図 11 CVD-Ta2O5膜の酸素欠陥修復モデル Fig. 11 Model of the mechanism for reducing

leak-age current of CVD-Ta2O5 film by UV-O3 annealing.

図 12 CVD-Ta2O5膜の O/Ta 比の UV-O3処理時間依 存性

Fig. 12 O/Ta atomic ratio of CVD-Ta2O5 film de-pendent on UV-O3annealing time.

のみ効果を発揮する[11], [12]．UV-O3処理をした後， ウィークスポット酸化結晶化熱処理をする二段階熱処 理（2-step）により，低いリーク電流を維持しながら 高信頼化することが可能となった[5], [11], [12]． 図11はTa2O5膜中の酸素欠陥が活性酸素の拡散に より修復されるモデルを示す．オゾンは254 nmの紫 外線の照射により一重項の活性酸素原子O（1D）が 生成され，これが膜中を拡散し，酸素欠陥に選択的 に化学結合を生成すると考えている．オゾンの熱分 解，酸素の高周波励起によっても同様な効果が得られ た．これらの活性酸素熱処理工程は，CVD法やALD

（Atomic layer deposition）法による金属酸化物の酸 素欠陥を低減する基本的製造技術となった．二段階熱 処理後のO/Ta比の評価結果を図12に示す．O/Ta 比はUV-O3処理時間とともに増加し，約2.55で飽和 する．Taへの酸素配位数の高い結晶構造を示唆して いる．Ta2O5膜の膜厚が厚いほど，より長い処理時間 が必要となることから，図11のモデルに示すように， 活性酸素原子の拡散律速による修復工程と考える[11]． 図13にTa2O5膜とSi3N4/SiO2積層膜のリーク電 流が10−6A/cm2となる印加電圧とToxの関係を示 す．リーク電流を10−6A/cm2_{以下とすることで，良} 好なメモリ動作を維持できる．図2に示したように， 図 13 低消費電力 DRAM 容量絶縁膜に適用可能な SiO2 換算膜厚（nm）vs 所定のリーク電流以下となる電 源電圧 (v)

Fig. 13 Applicable Tox to low power and high den-sity DRAM as a function of source voltage.

DRAMの高集積化とともに，低消費電力化のため電源 電圧Vccが低減される．線Aは印加電圧が1/2 Vccで ある場合（1/2 Vcc方式）に，良好なメモリ動作の境界 となるToxと印加電圧との関係を示す．DRAMに適 用するには，線Aの上方の領域の特性となる必要があ る．16メガビットDRAMに適用されたSi3N4/SiO2 積層膜(Tox = 5.5 nm)を薄膜化すると，4∼5 nmの 領域で雪崩的なリーク電流の増大により，線Aの下 方の領域の特性となる．一方，Ta2O5 膜では，3 nm 以下の領域に薄膜化しても，リーク電流の雪崩的な増 加はなく，線Aの上方の領域の特性を示す．したがっ て，64メガビット以降の低消費電力DRAMの実現に は，高誘電率容量絶縁膜が必須になると確信した．ギ ガビットDRAMでは，高誘電率誘電体材料，金属電 極の最適化により，Toxは1–2 nmまで薄膜化される ことになった[1]． CVD法で形成したTa2O5 膜を，UV-O3 処理と ウィークスポット酸化結晶化熱処理との二段階の熱処 理により形成した結晶性Ta2O5膜を容量絶縁膜に適用 し，世界に先駆けて高誘電率誘電体を搭載した64メガ ビットDRAMの開発に成功した[8], [11], [12]．図14 は王冠型（CROWN）メモリセルにTa2O5膜を適用 した64メガビットDRAM用メモリセルの断面写真 を示している[5], [8]．図15は得られた王冠型メモリ セルの容量特性を示している[8]．1.5 V電源に対して， 十分に低いリーク電流でありながら，Toxは2.8 nmま で薄膜化できた．更に，高集積化された256メがビッ

図 14 CVD-Ta2O5膜を容量絶縁膜に適用した 64 メガ ビット DRAM 王冠型メモリセル断面構造写真 Fig. 14 Cross Sectional SEM photograph of CROWN

memory cell having CVD-Ta2O5storage di-electric film.

図 15 王冠型メモリセルの容量部特性

Fig. 15 Leakage current and storage capacitance of CROWN memory cell.

ト，DRAMでは，HSG-Si電極の適用により，必要な 蓄積電荷量を確保できる．21世紀を目前に，高誘電率 誘電体を適用した64メガビットDRAM製品，更に， 256メガビットDRAM製品の誕生につながった．

5.

低酸素欠陥結晶性極薄

Ta

₂

O

₅

膜の構造

バイポーラメモリ素子，DRAM素子にTa2O5膜 を初めて適用した研究開発の経緯について報告してき た．それぞれの形成方法は反応性スパッター，及び， CVD法を用いた．CVD法を用いた場合には，活性 酸素熱処理により非晶質状態のTa2O5膜の酸素欠陥 を低減し，ウィークスポット酸化結晶化熱処理により 図 16 CVD-Ta2O5膜の各熱処理後の X 線回折スペク トル

Fig. 16 X-ray diffraction spectra of CVD-Ta2O5 films.

図 17 TaL(III)吸収域の EXAFS スペクトル Fig. 17 EXAFS spectrum of TaL(III) absorption.

SiO2換算膜厚2.8 nmの結晶性Ta2O5膜を形成した． 活性酸素処理を行わずに結晶化する場合には，リー ク電流を低減することはできなかった．そこで，酸素 欠陥の有無によるTa2O5膜の構造について検討した． 図16はCVD法により形成した極薄Ta2O5 膜のX 線回折スペクトルを示す[12]．10 nmの薄膜領域では， UV-O3処理では非晶質のままであるが，800◦Cの乾 燥酸素熱処理により結晶化している．しかしながら， 薄膜X線回折により，酸素欠陥の影響を評価するのは 難しい．非晶質相から結晶相に渡る構造変化を測定す る方法としてEXAFS（Extended X-ray Absorption Fine Structure）が有効である．シンクロトロン放射 光を試料表面に約0.3◦で入射させ，表面で全反射する ことにより，侵入深さを10 nm以下とした．この条件 で蛍光EXAFSを測定した．測定はTaL(III)殻の吸 収を用いた．図17に得られた吸収スペクトル（挿入 図）をフーリエ変換して得られた動径分布を示す．点 線にて示す虚数部のピークが結合距離を反映している （位相シフトを考慮していないので，実際より短い位置 にピークがでている）．EXAFSを用いたTa-O結合距 離，Taへの酸素の配位数の評価より，活性酸素処理の 有無，製造方法の違いによりTa2O5膜の結晶性が異 なることがわかった[5], [12]．図18は平均Ta-O結合

図 18 Ta2O5膜の配位数，Ta-O 結合距離の Ta2O5製 造方法，熱処理依存性

Fig. 18 Dependence of Ta-O bond length and O coor-dination number to Ta on deposition method and post heat treatments.

図 19 δ-Ta2O5結晶ユニットモデル Fig. 19 Model ofδ-Ta2O5crystal.

距離とTaへの酸素の平均配位数について，CVD膜， スパッター膜について，それぞれの熱処理工程による 変化を示している．CVD膜はUV-O3 処理とウィー クスポット酸化結晶化熱処理を行うことにより，Ta-O 結合距離が短く8配位の結晶となる．UV-O3 処理を 行わないとTa-O結合距離が長く，配位数の少ない結 晶となる．一方，スパッター膜は非晶質，結晶とも，7 配位でTa-O結合距離も大きな変化はなかった．8配 位の結晶は六方晶のδ-Ta2O5構造であり，7配位の結 晶は斜方晶のβ-Ta2O5構造と推定できる．それぞれ の結晶格子のモデルを図19，図20に示す．図19に 示すように，Ta原子とO原子の配列する面とO原子 のみが配列する面が交互に繰り返される．X線回折に よる格子定数の変化から，CVD膜はUV-O3処理と ウィークスポット酸化結晶化熱処理との二段階の熱処 理により，Ta原子とO原子の配列する面の酸素欠陥 が修復され，O/Ta比が2.54となり，絶縁性が改善さ れる[12]． 一方，β-Ta2O5構造では，22個のTa原子と55個 図 20 β-Ta2O5結晶ユニットモデル Fig. 20 Model ofβ-Ta2O5crystal.

の酸素原子とからなる結晶格子を有しており，バルク の結晶では3個の酸素欠陥が安定して存在する．ス パッター膜は気相中でTaターゲット表面がプラズマ 酸化されながらスパッターされ，気相中でTa-O結合 が生成される．活性なプラズマ酸素の効果により酸素 欠陥の生成が抑制され，平均配位は7配位に近くなっ たと考えられる．一方，CVD膜では堆積時は酸素欠 陥が多く，そのまま結晶化する場合と酸素欠陥を低減 した後に結晶化する場合とで構造が大きく変化する． スパッター膜とCVD膜が異なる配位数の結晶となる 原因は，堆積時のTa-O結合距離の違いを反映してい る．CVDの原料であるTa(OC2H5)5分子中にTa-O 結合が存在し，その結合距離は堆積時のスパッター膜 のTa-O結合距離より短く，結晶化の際に，より配位 数の多い結晶構造になると考えられる[12]．いずれも 酸素欠陥が低減された結晶膜では，良好な絶縁性を示 した．

6.

高誘電率誘電体膜製造装置の開発

64メガビットDRAM以降の高集積化には高誘電率 誘電体が必須となることを示したことにより，DRAM 用高誘電率誘電体製造装置の必要性が高まった．筆者 は1995年より東京エレクトロンとDRAMメーカー との共同による高誘電率誘電体製造装置開発プロジェ クトに携わることになった．バッチ式製造装置では縦 型減圧CVD装置と熱処理装置との組み合わせ，枚葉 式装置では，図21に示すように，CVDモジュールと 活性酸素処理モジュールから構成されるクラスタ装置 を開発した．目標の膜厚の一部を形成し，活性酸素処 理（UV-O3など）を行い，更に，残りの膜厚を形成 し，活性酸素処理を行う方法によりスループットを向 上させた．図11に示すように，Ta2O5膜厚が厚いほ ど，活性酸素の拡散に要する時間は指数関数的に増加

Fig. 21 Concept of Single wafer type cluster tool. する．したがって，複数層ごとに分割して形成するこ とで，正味の活性酸素処理時間を大きく低減すること ができる．SiO2換算膜厚2.8 nmのTa2O5膜製造の スループットは20枚以上/時間が得られた． その後，2000年前後よりASM-Microchemistry社 のALD法による新しい高誘電率誘電体膜製造方法が 注目されるようになった．これは単原子層成長を繰り 返す方式であり，化合物半導体などのシリコン半導体 以外の分野で使われていた．しかしながら，金属酸 化物からなる極薄高誘電率誘電体膜を形成するには， ALD法は最適な製造方法であった．容量電極上へ金属 化合物原料，例えば，Ta(OC2H5)5を吸着させ，パー ジした後，活性な酸素源を供給して配位子を除去し， パージして単原子層のTa-O層（0.5-1原子層）を形成 する工程を複数回繰り返すことで，酸素欠陥のない金 属酸化物を形成することができる[13]．ALD法では CVD法に比較して，自己停止機構を利用して単原子 層が成長できるので，工程を繰り返すことでDRAM の円筒型電極のアスペクト比が10となっても，優れ た被覆性を実現できた．これらの製造方法の進歩によ り，高誘電率容量絶縁膜を適用したDRAMは，4ギ ガビットを超える集積度まで製造が可能となった．

7.

む す び

現在，高誘電率誘電体はDRAMの容量絶縁膜，シ リコンMOSFETのゲート絶縁膜として不可欠となっ た．開発当初は，DRAM製品に必要とされる高い信 頼性を高誘電率誘電体膜によって確保できる見通しは 全くなかった．しかしながら，シリコン半導体製品に 初めて高誘電率誘電体を適用し，その優れた信頼性 を実証できたことにより，その後の高誘電率誘電体製 造装置の開発，それを適用したDRAM等の半導体素 子の開発，製品化が加速していった．その後，技術的 に先行していたにもかかわらず，日本のDRAMメー カーが独自の事業を継続できなくなったことは誠に残 念である．現在，DRAMに使われている容量型メモ に深く感謝いたします．当時の日立製作所中央研究 DRAMプロジェクトメンバーの皆様，高誘電率誘電 体膜製造装置の開発に共に取り組んだ東京エレクトロ ンの皆様に感謝いたします． 文 献

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in Hand book of Thin Film Materials, H.S. Nalwa, ed., vol.1, 103, 2002. （平成 29 年 1 月 22 日受付，4 月 17 日再受付， 9月 12 日公開） 神力 博 1979東京大学・理卒．1981 同大大学院 修士課程卒．2015 2015 SSDM AWARD 授賞．2016 日本大学・工学博士．現在，神 力社（出版）代表．