Microsoft PowerPoint - 応物シンポジウム201003ナノワイヤ21.ppt

(1)

1 平本俊郎

陳杰智, 更屋拓哉

東京大学生産技術研究所

[email protected]

1. ナノワイヤトランジスタの位置付け

2. ナノワイヤFETの移動度測定

3. ナノワイヤnFETとpFETの移動度

4. まとめ

シリコンナノワイヤpFETにおける正孔移動度

本研究の一部は，NEDOのプロジェクト「ナノエレクトロニクス半導体材利用・新構

造なの電子デバイス技術開発」の援助を受けた．

(2)

2 19941996199820002002200420062008201020122014201620182020

7

8

9

10

20

30

40

50

60

70

80

90

100

200

300

400 2007 Version

2005 Version

2003 Version

2001 Version

1999 Version

2001 Version

1999 Version

1997 Version

1994 Version

Techno

lo

gy

No

de,

G

at

e

L

engt

h

(n

m)

Year of First Product Shipment

_{ITRS, PIDS}

High Performance

2009 Version

Half Pitch

Gate Length

of MPU

実際

国際半導体技術ロードマップ (ITRS)

(3)

3

CMOSデバイス構造の進化

T. Hiramoto, IEICE Transactions on Electronics, vol. E90-C, p. 836, 2007.

source drain buried oxide silicon substrate gate source drain gate gate gate oxide gate gate drain source buried oxide silicon substrate gate

Single Gate Double Gate Triple Gate

buried oxide silicon substrate gate gate Gate-all-around source drain gate planar type vertical type FinFET type Nanowire FET

(4)

4

トランジスタ（情報処理デバイス）

バルク

FD-SOI

単電子

量子効果デバイス

ひずみSi

立体構造

年

Ge

（110）

バリスティック

GOI

S-S/D

ボトムアップ

CNT

2005

2035?

ばらつき低減

DFM 高歩留維持

スピン

分子

ナノワイヤ

2020?

High-k/メタルゲート

電荷ベース

電荷以外

III-V半導体 III-V半導体

RTD

強相関電子

1. CMOS Extension

2. Added to CMOS (Application Dependent)

3. Beyond CMOS

(More Moore)

(More Than Moore)

グラフェンナノワイヤ

原子

(5)

5

トランジスタ（情報処理デバイス）

バルク

FD-SOI

単電子

量子効果デバイス

ひずみSi

立体構造

年

Ge

（110）

バリスティック

GOI

S-S/D

ボトムアップ

CNT

2005

2035?

ばらつき低減

DFM 高歩留維持

スピン

分子

ナノワイヤ

2020?

High-k/メタルゲート

CMOSベース

電荷ベース

電荷以外

III-V半導体 III-V半導体

RTD

強相関電子

1. CMOS Extension

2. Added to CMOS (Application Dependent)

3. Beyond CMOS

(More Moore)

(More Than Moore)

ナノシートナノワイヤ

原子

(6)

year

Beyond CMOS

Elements

ERD-WG in Japan

Existing technologies

New technologies

(7)

7

(8)

シリコンナノワイヤトランジスタの定義

本研究開発における定義*

ワイヤ径が15nm程度以下のナノワイヤチャネルを有するトラ

ンジスタで，量子閉じ込め効果等のナノ構造特有の物理現象に

よってデバイス特性が変化するトランジスタ．

*経済産業省・NEDO ナノエレクトロニクスプロジェクト

東京大学・東芝研究開発センター

(9)

9

研究実績

極薄SOIトランジスタ

シリコンナノワイヤトランジスタ

・pFETで移動度向上 (2005 VLSI)

・nFETで移動度向上 (2005 IEDM)

・ひずみの効果 (2007 IEDM)

・(110)pMOSの移動度 (2008 IEDM)

・量子効果を室温観察 (1999 IEDM)

・nFETとpFETの量子効果

(2001 IEDM)

・ナノワイヤを用いたNVM (2002 IEDM)

・量子効果によるばらつき (2006 IEDM)

・ナノワイヤnFETの移動度 (2008 VLSI)

・ナノワイヤnFETの移動度 (2008 IEDM)

(10)

ナノスケールMOSFETにおける量子効果

- バルクMOSFET [1]

高濃度チャネルにおいて表面量子化

- 極薄 SOI MOSFET [2]

酸化膜による量子閉じ込め

- ナノワイヤMOSFET

幅方向にも量子閉じ込め

[1] Y. Ohkura, Solid- State Electronics, Vol. 33, p. 1581, 1990.

[2] Y. Omura, et al., IEEE EDL, Vol. 18, p. 190, 1997.

室温でも量子閉じ込め効果

によりVthが上昇

(11)

11

G. Tsutsui et al. VLSI Symposium, 2005.

2 10 180 200 220 240 260 280

μ

eff

[cm

2

/Vs

]

t

SOI

[nm]

mobility enhancement

same as bulk

(110), <110>

pMOS

N

inv

=3x10

12

cm

-2 bulk (110), <110> 2 10 180 200 220 240 260 280

μ

eff

[cm

2

/Vs

]

t

SOI

[nm]

mobility enhancement

same as bulk

(110), <110>

pMOS

N

inv

=3x10

12

cm

-2 bulk (110), <110>

量子効果による正孔移動度の向上

(12)

作製プロセス

(15)

15 -3

-2

-1

0

1

2

3 1E-13

1E-11

1E-9

1E-7

1E-5

1E-3

T

SOI

=19nm

L

g

=3μm

T

_SOI

=22nm

L

g

=3μm

nFET

Ab

s(Id

) (A)

Vg (V)

[100]/(100)

Num=1000

_narrower

pFET

|Vd|=10mV

10 20 30 40 50 60 62 64 66 average:61.2 mV/dec S.S. (mV/dec.) W NW (nm) pFET nFET average:61.7 mV/dec

L

g

=3μm

サブスレッショルド特性

(16)

0

500 1000

0

30

60

90

120 C

gc

(pF

)@V

g=

3V

NWs Number

Id (uA)@Vg=3V

NWs Number

L

g

=3

μ

m

L

_g

=4

μ

m

0

500 1000

0

1

2

3 (b)

(a)

L

_g

=3

μ

m

L

g

=4

μ

m

ナノワイヤの数

(17)

17 …

…

L=3

μm

Cg-Vg

_Id-Vg

Device Design: Nanowire of different Length

L=4

μm

2つの異なるワイヤ長で測定

* A. Toriumi et al, IEDM, Tech. Dig., 671, 2006.

-1 0 1 2 3 0 1 2 3 4 W_NW=40nm [100] NWs-nMOS L=3um L=4um

Capaci

tance (

p

F)

Gate Voltage (V)

ΔC

_g -1 0 1 2 3 10-12 10-9 10-6 10-3

I

d

[m

A]

[100] NWs-nMOS L=3um L=4um

I

d

[A]

Gate Voltage [V]

0.00 0.03 0.06 0.09 0.12

(18)

18

1 ds,2 ds,1 ds g gc,2 gc,1 2 m,2 m,1 eff

)

I

1 I

1 (

V

1 )dV

C

(C

1 )

L

(L

μ

−

=

∫

* A. Toriumi et al, IEDM, Tech. Dig., 671, 2006.

移動度の導出

1

10

100 1000

Ninv (10

12

cm

-2

)

μ

eff

(cm

2

/V

s)

[100] NWs-nFET

split CV method

double L

m

method

L

g

=3

μ

m

L

g

=4

μ

m

Tsoi=30nm W

NW

=40nm

(19)

19

j

[100]

(100)

j

[110]

(110)

(110)面と2つの方向

(100) (100)

(20)

1

10

100 1000

21nm

40nm

15nm

7nm

26nm

Tsoi=30nm

μ

ef

f

(

cm

2 /Vs

)

Ninv

(

10

12 cm

-2

)

[100] NWs-nFET

_{(100) UTB}

Tsoi=30nm

W

NW

:48nm

z [100] NWs-nFETs T

_soi

=30nm

(100)

j

_//[100]

3D-view

cross-view

(100)

(100) nFETの移動度

(21)

21 z [110] NWs-nFETs T

_soi

=18nm

1

10

100 1000

Tsoi=18nm

40nm

21nm

26nm

μ

eff

(

cm

2 /V

s

)

Ninv

(

10

12 cm

-2

)

W

NW

:48nm

[110] NWs-nFET

_{(100) UTB}

Tsoi=30nm

(110)

(100)

j

_//[110]

3D-view

cross-view

(100)

(110)

(100) nFETの移動度

(22)

0 10 20 30 40 50 0 100 200 300 400 500 N inv =5x10 12 cm-2

μ

eff

(c

m

2

/Vs)

[100] Tsoi=30nm [100] Tsoi=22nm [110] Tsoi=18nm

W

_NW

(nm)

Side-surface Dependence

Width Dependence

9 μ

_eff

degradation in narrower NW

0.3 0.4 0.5 0.4 0.5 0.6 0.7 21 nm 26 nm

N

inv

:5x10

12

cm

-2

μ

eff [110]

/

μ

eff [1 00 ]

Tsoi/(Tsoi+W

_nw

)

40nm

9 Linear side surfaces contribution

(100)

(110)

[110]

j

W

_nw

T

_soi

Side surface orientation plays the key role in NWs mobility

(23)

23 j [110]

j [100]

(110)

(100)

(110)

j

[100]

(100)

(100)

j

[110]

(110)

[110]- and [100]-NWs

_{fabricated on the same}

are

(110)

SOI chip

for better

comparisons

(24)

8x10

12

1000

μ

eff

[c

m

2 /Vs]

100 N

inv

[cm

-2

]

W

nw

: 30nm

T

_soi

=18nm

**ref [*] bulk**

[100]/(110)

W

nw

: 46nm

[100]/(110) NWs nFETs

1x10

12

9 Lower mobility in NWs than in bulk Si

9 Small mobility degradation as diminishing W

_nw

[*] H. Irie et al., IEDM, p.225, 2004.

(110)

//[100]

j

3D-view

cross-view

(110)

(110) nFETの移動度

(25)

25 8x10

12

1000

μ

eff

[cm

2 /Vs]

100 N

inv

[cm

-2

]

W

_nw

: 46nm

1x10

12

T

_soi

=18nm

**ref [*] bulk**

[100]/(110)

**ref [*] bulk**

[110]/(110)

W

nw

: 30nm

[110]/(110) NWs nFETs

9 Higher mobility in NWs than in bulk Si at low N

_inv

9 Mobility improvement in narrower W

_nw

[*] H. Irie et al., IEDM, p.225, 2004.

(110)

(100)

//[110]

j

3D-view

cross-view

(110)

(100)

(110) nFETの移動度

(26)

9 In wide W

_nw

,

μ

_eff

in

[100]-NWs is higher than

that in [110]-NWs.

9 As reducing W

_nw

,

μ

_eff

in [110]-NWs is improved

and even higher than

that in [100]-NWs.

20

30

40

50

300

400

500 μ

eff

[110]/

μ

eff

[100]

[100]-NWs

[110]-NWs

N

_inv

=1.5x10

12

cm

-2

μ

eff

[c

m

2

/Vs]

W

nw

[nm]

20

30

40

50

0.8

1.0

1.2

1.4 N

_inv

=1.5x10

12

cm

-2 j [110] j [100] (110) (110) (100) (110) (110) j [110] j [100] (110) (110) (100) (110) (110)

(110) nFETの移動度まとめ

(27)

27

(28)

10

12

10

13

50

100

150

200

250

300 x1.3

(100)/<110>

(110)/<100>

μ

h

(c

m

2

/V

s)

N

inv

(cm

-2

)

Si 300K

(110)/<110>

x1.6

(100)と(110)における正孔移動度

(29)

29 [110]

NW

[100]

NW

middle µ

9 [110]-direction

9 [100]-direction

Hole mobility in (110) pFETs

[110]/(110) >> [100]/(110) > (100)

(110)における正孔移動度

(110)

j

_[100]

j

_[110]

(110)

middle µ

(110)

(100)

lowest µ

highest µ

(30)

1

10

100

200

300 W

_nw

=18nm

[100]/(110) UTB

Hole Mobility

[cm

2

/vs

]

N

inv

[10

12 cm

-2

]

[100]/(110) universal

W

_nw

=55nm

[100]/(110) NWs pFETs

T

_SOI

=18nm

Approaching to bulk Si

(110)

//[100]

j

3D-view

cross-view

(110)

9 Hole in narrow NWs approaches to universal curve

[] H. Irie et al., IEDM, p.225, 2004.*

[100]/(110)の正孔移動度

middle µ

(31)

31 (110)

(100)

//[110]

j

3D-view

cross-view

(110)

(100)

[110]/(110)の正孔移動度

highest µ

lowest µ

1

10

100

200

300

400

500 N

_inv

[10

12

cm

-2

]

Hole Mobility

[cm

2

/vs

]

[110]/(110) NWs pFETs

_T

SOI

=18nm

[110]/(100) universal

W

nw

=68, 42, 25nm

[110]/(110) UTB

[110]/(110) universal

2.4x

9 High hole mobility in narrow NWs at high N

_inv

(32)

[] H. Irie et al., IEDM, p.225, 2004.*

15

30

45

60

75

100

200

300 H

o

le Mobility [cm

2

/vs]

[100]

solid: N_inv=5x1012 cm-2 open: N_inv=1x1013 cm-2

W

nw

[nm]

[110]

[100]/(110) bulk Si univ.

@ N

_inv

=1x10

13

cm

-2

**[*]**

1.4x

チャネル方向依存性

[100]-direction

(110)

middle µ

(110)

(100)

highest µ

lowest µ

[110]-direction

(33)

33

1

10

0.5

1 [110]

0.93 μ

narrow

/

μ

wide

N

inv

[10

12 cm

-2

]

0.55 [100]

approaching to

wide NWs

NW pFETs

[100]

NW

[110]

NW

Negligible degradation

Large degradation

Small degradation

55nm/18nm

68nm/25nm

移動度のN

inv

依存性

(34)

0.0

0.5

1.0

1.5

2.0

0.0 -0.1

-0.2

-0.3

-0.4

(100) Surface

Subband Energy [eV]

Fs [MV/cm]

(110) Surface

Why high hole mobility?

[

＊

] M.V. Fischetti et al., J. App. Phys. 94(2), p1079, 2003.

0.0 2.5 0.00 0.25 |Δ E| [eV] Fs [MV/cm]

Δ

E

F

_s

Increase

Hole Population on

(110) surface increase

(110) turns to be much

more dominant in [110]

NWs at higher N

_inv

(110)面におけるサブバンドエネルギー

anisotropic m*

_eff

(35)

35 [

＊

] N. Neophytou et al. Nano. Lett. p. 623, 2009.

No mobility degradation at high field

When Electric Field is applied

Less effect by side

surface

Less width

dependence of µ

Low Field

Middle Field

_{High Field}

**Hole Distribution in [110] Nanowire [*]**

(100)

T

_soi

12nm

6nm

3nm

W

_nw

(110)

More population in (110)

even at the corners

µ

is mainly

dominated by (110).

(36)

j [110]

j [100]

(110)

(100)

(110)

j

[100]

(100)

j

[110]

(110)

(100) と (110)

To be presented in 2010 VLSI

Technology Symposium.

(37)

37

まとめ

1. ナノワイヤnFETでは，側壁効果が移動度に大きく影響する．

2. ナノワイヤpFETでは，側壁効果ではなく，閉じ込めの効果等

が移動度に影響する．

本研究の一部は，NEDOのプロジェクト「ナノエレクトロニクス半導体材利用・新構

造なの電子デバイス技術開発」の援助を受けた．

Microsoft PowerPoint - 応物シンポジウム201003ナノワイヤ21.ppt

1

平本俊郎

陳 杰智, 更屋拓哉

東京大学生産技術研究所

[email protected]

1. ナノワイヤトランジスタの位置付け

2. ナノワイヤFETの移動度測定

3. ナノワイヤnFETとpFETの移動度

4. まとめ

シリコンナノワイヤpFETにおける正孔移動度

本研究の一部は，NEDOのプロジェクト「ナノエレクトロニクス半導体材利用・新構

造なの電子デバイス技術開発」の援助を受けた．

2

19941996199820002002200420062008201020122014201620182020

7

8

9

10

10

20

30

40

50

60

70

80

90

100

100

200

300

400

2007 Version

2005 Version

2003 Version

2001 Version

1999 Version

2001 Version

1999 Version

1997 Version

1994 Version

Techno

lo

gy

No

de,

G

at

e

L

engt

h

(n

m)

Year of First Product Shipment

ITRS, PIDS

High Performance

2009 Version

Half Pitch

Gate Length

of MPU

実際

国際半導体技術ロードマップ (ITRS)

3

CMOSデバイス構造の進化

4

トランジスタ（情報処理デバイス）

バルク

FD-SOI

単電子

ひずみSi

年

Ge

（110）

GOI

S-S/D

CNT

2005

2035?

陳杰智, 更屋拓哉

_{ITRS, PIDS}