先端テクノロジにおけるDFM取り組み事例 ～ファブレスとEDAベンダ及び外部ファブとの関係～

先端テクノロジにおける

DFM取り組み事例

～ファブレスと

EDAベンダ及び外部ファブとの関係～

2014年7月18日

富士通セミコンダクター

(株)

共通テクノロジ開発センター

第三設計技術部

花蜜

宏晃

目次



富士通セミコンダクターのご紹介



DFMの位置付け



事例

1: ダブルパターニング層に対するリソグラフィ検証の効率化



事例

2: CMP段差の改善



まとめ

富士通セミコンダクターのご紹介

•

TOP500 Supercomputer



Fastest Computer in the World (2011-2012)



Peak Performance >10 PetaFLOP

•

Powered by Fujitsu ASIC Technologies

•

Worldwide Leading ASIC Supplier



100G/400G Ethernet Optical Transceivers



Image & Video Processors



Industry Control SoC

•

Extensive IP Portfolio



High-Speed ADC & DAC



High-Speed SerDes & DDR Interface



High Efficiency Video Codec (H.264/H.265)

•

Robust Design Methodology



First-Time Success Silicon



High Complexity Designs

DFMとは

Lithography

CMP

Particle

推奨

DRC

Dummy Fill

Via Doubling

Statistical STA

LDE

←

必

須

→

推

奨

Via Doubling

LDE

Dummy Fill

良し悪しの指標

設計施策

本セッションでお話しするDFM

DFM … 定義が曖昧で立場によってスコープが異なる

Lithography

推奨

DRC

CMP

Particle

Statistical STA

DFM = 製造性を考慮しながら設計すること



リスクが複雑化



単純なルールベースでの設計が困難に



オーバーマージンにならざるを得ない

製造リスクと

DFM



ルールベースで設計



適度なマージンで設計が可能

製造リスク

ルールベース検証

(旧テクノロジ)

ルールベース検証

(先端テクノロジ)

製造リスク

製造リスク

オーバーマージン

製造リスク

旧テクノロジ

先端テクノロジ



モデルベース検証が導入



高精度で検証するためマージンは極小化



ただし処理時間が長い

処理時間が

非現実的

モデルベース検証

ルールベース検証

モデルベース検証

製造リスク



ルールとモデルベース検証を組み合わせて運用

ルールがエラー

検出する範囲

見落とされる

製造リスク

DFMのあるべき姿

ルールベース検証

モデルベース検証

製造リスク

ルールベース検証

モデルベース検証



ルールをパスしても

NGになる可能性が高い

→ 設計手戻りが大きい

→ そもそもルールが良くない



モデルベース検証の必要性が薄い

→ ルールを緩和すればマージンを減らせる

ルールベース検証

モデルベース検証

製造リスク



ルールをパスすれば大半のリスクは回避



モデルベースは必要最小限に抑える

良くない例1

理想的な例

いい

DFMとは…

ルールとのバランスがいいこと

処理時間が現実的であること

良くない例2

製造リスク

プロセス立ち上げ期の状況

歩留ま

り

時間

プロセス立ち上げRamp

立ち上げ期

テクノロジ検討

チップ設計

試行錯誤

実チップデータ不足

精度最優先

ファブ

ファブレス

EDAベンダ

基本機能開発

基本機能開発(次世代)

課題抽出

_{立ち上げ期の課題を早期に抽出し}

3社が補い合って取り組む

フィードバックを受けて機能向上

プロセスの

最適化

デザインルール

の検討

ファブレスとしての

FSLの挑戦

プロセス立ち上げ期の

Early Adopter

としての困難に正面から取り組みます

ファブを頼りにしすぎない

EDAツールに満足しない

具体的な事例をご紹介します

- 事例1 ダブルパターニング層に対するリソグラフィ検証の効率化

- 事例2 CMP段差の改善

ダブルパターニング層に対する

リソグラフィ検証の効率化

Litho検証の課題

検証精度

処理時間

対策

1: 階層的な解析処理

計算量を減らすための対策

シングルパターニング世代

(~28nm)

ダブルパターニング世代

(22nm~)

OPC, Litho Simulationのための膨大な計算量

対策

2: 差分的な解析処理

対策

3: パターンマッチング

対策

1: 階層的な解析処理

対策

2: 差分的な解析処理

処理するマスク枚数が

2倍

さらに問題は難しく

!!

検証精度

対策

3: パターンマッチング

ダブルパターニング世代の階層的な

Litho検証

セル

A

セル

Aレベルで

Litho検証を実施

上位階層

セル

A

セル

A

セル

_A

セル

_A

セル

A内を除外して

検証すればよい！

セル

A

セル

A

セル

A

セル

_A

セル

_A

インスタンスの配置場

所によって、セル内の

マスク分割が異なる

階層処理すれば精度問題が…

フラット処理すれば処理時間が…

マスク1

マスク2

シングルパターニング世代

(~28nm)

ダブルパターニング世代

(22nm~)

階層検証実現に向けた取り組み

Cadence

非常に処理時間が

長いことが判明!!

Lithoルール

大規模チップ開発

- 20nm世代テクノロジ

- チップサイズ25mm□以上

- ダブルパターニング層数4

ツール単独での改善

は困難との結論

階層検証を含め複数の

処理速度改善案を提案

階層検証を可能とする

ための仕様を仮策定

精度ロスなしに階層検証を

可能とする制約条件を合意

ツール

: LPA

FSL

外ファブ

階層検証実現に向けた取り組み

Lithoルール

該当チップが制約条件を

満たしていることを確認

階層対応

LPA

(評価版)

評価結果のフィードバック

と最終仕様の合意

階層対応

LPA

(正式版)

精度ロスなしに階層検証を

可能とする制約条件を合意

Cadence

FSL

外ファブ

大規模チップ開発

- 20nm世代テクノロジ

- チップサイズ25mm□以上

- ダブルパターニング層数4



セル

A,B,Cを階層処理の対象に指定



フラット検証に対して、処理対象面積が検証

48.87%少なく済む



測定結果



MVS 14.1



Intel Xeon CPU X5690 @ 3.47GHz * 48 CPUs

階層検証導入による効果

セル名

面積

配置数

総面積

セル

A

1.88%

17個 31.96%

セル

B

0.93%

7個

6.51%

セル

C

1.30%

8個 10.40%

計

48.87%

セルA

セルB

セルC

チップイメージ

(>25mm□)

処理時間

削減幅

フラット検証

82:43:25

階層検証

44:21:45

-46.4%

大幅な処理時間削減を達成

事例

1まとめ



まずは

FSLからファブに対して状況と要求をインプット

•

EDAベンダからの要求だけではファブはなかなか動かない

•

要求はできるだけ具体的に



並行して

EDAベンダとも協議を開始

•

Cadence R&Dと月例の電話会議

•

トライアルとフィードバック



階層間を分離するという考え方

良かった点

成果



FSL

•

いち早く

LPAの先進機能が利用可能に



Cadence

•

ツール製品の競争力強化

CMP段差の改善

Light source

Out of focus

Wafer cross section

Depth of focus

_Best

focus

CMP検証の課題

課題

2. ルールとのバランス

課題

1. 検出・修正の難しさ

CMP後の段差(高低差)が大きいと

上層露光時にフォーカスが合わない

IP

DRC密度基準パス

_{CMP検証パス}

CMP解析結果

IP内表面高さ分布

高

低

1500Å

1400Å

高低差

= 1500 - 1400 =100Å

(OK)

チップＡ

IP

チップ

B

IP

低密度

P&R

高密度

P&R

頻

度

チップ内表面高さ分布

高

低

1500Å

1400Å

高低差

= 300Å

(NG)

頻

度

1700Å

チップ内表面高さ分布

高

低

1550Å

1350Å

高低差

= 200Å

(OK)

頻

度

IP

単体では

DRC,CMP

共に

OK(

パス

)

CMP判定基準

高低差

< 250Å → OK

同じ

IP

でも置かれるチップによって

CMP

は

OK

だったり

NG

だったりする

(Cu密度が低いと削れにくくなり

表面高さは高くなる)

課題

1: 検証･修正の難しさ

課題

1に対する対策案

IP

高密度

チップ

:低密度

段差を軽減させるには…

IP-チップ間でCMP段差が大きい

方針

A: チップの配線密度を上げる



ファブ提供のダミー生成ルール

→ 調整の余地なし



_{IPの面積を増やす → インパクト大}



IP内の配線を間引く → 特性への影響



太幅配線への

Pillar導入 → 検討

方針

B: IPの配線密度を下げる

Pillarの検討

Pillarなし

Pillarあり

Pillar

Metal

方針

B: IPの配線密度を下げる



配線密度低下・配線周囲長増大により、

CMPによる削れが抑制



低密度部

(チップ領域)との段差が軽減

Pillarあり

Pillarなし

CCP(Cadence CMP Predictor)

解析結果をプロット

400 450 500 550 600 650 700 70% 75% 80% 85% 90% 95% Metal Density S u r fa c e H e ig h t ( A )

Pillarあり

Pillar

なし

Pillarの検討

Hotspotは?

DRCは?

RCは?

Pillar挿入線幅決定

段差の傾向調査

Pillar形状決定

Layoutの最適化

・密度

・

Pitch

・隣接

PillarのShift量

・配線

_{Edgeとの距離}

…etc.

検証

Layout Rule完成

フィードバック

CCPでSimulation

解析

OK

NG

GDS

Pillarの効果



テストデータでの確認



M4,M5層にPillarを導入

→ M4層で段差が110Å改善

→ M5層で段差が140Å改善

テストデータ

M4層

Pillar導入前

Pillar導入後

M4層

空きスペースにはDummy Fill挿入済み

課題

2: ルールとのバランス

ルールベース検証

モデルベース検証

製造リスク

ルールベース検証

モデルベース検証

製造リスク

当初

理想的な例



ルール

(DRC密度基準等)は満たすのに、CMP検証で違反となる例が多発

本当に??

ファブと議論

リスクの適正化

→ バランスを是正

DRC基準の適正化(ルール)を実現

CMP検証の適正化(モデル)を実現

ルールベース検証

モデルベース検証

製造リスク

当初の製造リスクが

悲観的すぎたことが判明

事例

2まとめ



プロセスエンジニアとの連携

•

“人”と“人”とを繋げる“人”



ファブへのダイレクトパス

•

窓口担当ではなく技術担当との直接やりとり

良かった点

成果



FSL

•

Pillar導入によりCMP段差を改善

•

他社に先行して適正な設計基準の享受



ファブ

•

設計基準の適正化

事例を通しての気づき

やるべきこと

ファブと

EDA

ベンダとの

- 課題を共有

- 制約を認識

- 方向性の合意

- 施策に分解

- 開発作業

- 成果の刈り取り

動機付け

スキル

Give and Take

- ニーズを補完し合う

- 積極的な提案・フィードバック

→ 発言力・影響力

先進的な取り組み

- チャレンジングな目標

ファブと

EDA

ベンダ両方と対応

- 直接の技術的議論

- 分業ではなく双方をカバー

英語力

(?)

まとめ



先端テクノロジでの

DFMに関する技術的課題を解決



階層的処理による

Litho検証の短TAT化



Pillar導入によるCMP段差の改善

FSLのお客様にとってのメリット



製造性の良い

SoC開発がより容易に



開発期間の短縮



デザインルール

/DFMルールの先行的な適正化



リソ耐性改善

(→)



歩留まりの早期安定化



…

最先端テクノロジに継続してコミットするために

FSLはDFMの技術開発を追求していきます

先端テクノロジのカスタム

SoCはFSLにお任せください!!

DFM = 製造性を考慮しながら設計すること

CDNLive 2011より