アトラスバレルSCT用量産モジュールの品質保証のシステム

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筑波大学大学院博士課程

数理物質科学研究科修士論文

アトラスバレル SCT 用量産モジュールの

品質保証のシステム

秋元崇

(物理学専攻)

２００２年２月

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概要現在建設中の大型ハドロン衝突型加速器 (LHC)はジュネーブ (スイス)近郊にある CERN において計画され、2006 年 4 月より運転予定の重心系エネルギー14 TeV の陽子陽子衝突型加速器である。LHC 加速器は 1989 年から 2000 年まで実験が行われていた大型電子陽電子衝突型加速器 (LEP)のトンネルをそのまま使い、そこに超伝導磁石を用いた LHC 加速器が建設される。ビームの衝突頻度は 40 MHz と非常に高く、ルミノシティは 1034_cm−2_ｓ−1_{(最初の 3 年間は 10}33_cm−2_s−1_{)に達する予定である。} LHC実験は、素粒子物理学の標準模型で唯一未確認のヒッグス粒子の探索を最大の目的とする。標準模型や超対称性理論で予想されるヒッグス粒子が存在するならば10年間の測定により必ずヒッグス粒子が発見される。アトラス検出器 (ATLAS)はLHCに設置される検出器の一つであり、LHCの性能を充分に発揮させるように設計された汎用粒子検出器である。その規模は高さ22 m、全長46 m、総重量15,000 tに及ぶ。アトラス検出器は内側のビームパイプから順に、内部飛跡検出器としてピクセル型検出器と半導体飛跡検出器 (SCT)と遷移輻射飛跡検出器 (TRT)があり、その外側にソレノイド磁石、電磁カロリメーター、ハドロンカロリメーター、そして、ミュー粒子検出器と並んでいる。アトラスの内部飛跡検出器の一つ SCT (Semi-Conductor Tracker)は、シリコンマイクロストリップ型飛跡検出器 (以下、シリコンセンサー)を用いて、ビームの衝突点から発生した粒子や、その二次粒子の飛跡を捕らえる。SCT は４層からなる円筒状のバレル部と前後方各９枚からなる円盤状の前後方部からなっている。バレル SCT では、4 枚のセンサー、ASIC12 個を搭載したフレックスハイブリッド基板などを用いて一つのモジュールを作る。２枚のシリコンセンサーのストリップが直線になるように並べ、これら 2 組が互いにステレオ角 (40 mrad)を持つようにベースボードの表裏から接着される。フレックスハイブリッド基板はシリコン面を橋渡すように巻かれている。バレル部では計 2112 モジュールが使われる。バレル SCT のうち、アトラス日本グループが量産するのは約 700 モジュールである。このように、多数のモジュールの量産となるために品質保証や品質管理が重要になる。本研究はその品質保証テストのシステムの構築を行った。品質保証テストの手順はモジュール組み立て→テストセット→24 時間暗電流測定テスト→ −30℃∼60℃の温度サイクルテスト→テストセット→24 時間長期安定性テスト→テストセットである。テストセットに含まれる電気特性評価は SCT モジュールの電気的性能テストのために開発されたデータ収集システムを用いた。この DAQ システムは VME 規格で構成され各種の VME モジュールとそれらを制御するホストコンピュータ (PC)からなる。今回行った一連の品質保証のテストは”Site Qualification”の一環として行われた。この審査に合格することでモジュール量産の開始が SCT グループから許可される。5 台のモジュールの品質評価をしたところ、全モジュールが合格したため、今年 (2002 年)2 月からモジュールの量産を開始した。

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目次目次目次目次第第第第 1111 章章章章アトラス検出器アトラス検出器アトラス検出器アトラス検出器 5555 第第第第 1111 節節節節 LHCLHC 実験LHCLHC実験実験実験 5555 第第第第 2222 節節節節アトラス検出器アトラス検出器アトラス検出器アトラス検出器 6666 第第第第 2222 章章章章バレルバレルバレルバレル SCTSCTSCTSCT 8888 第第第第 1111 節節節節バレルバレルバレルバレル SCTSCTSCTSCT 8888 第第第第 2222 節節節節バレルバレルバレルバレル SCTSCTSCTSCT モジュールモジュールモジュールモジュール 9999 第第第第 3333 節節節節シリコンマイクロストリップ飛跡検出器シリコンマイクロストリップ飛跡検出器シリコンマイクロストリップ飛跡検出器シリコンマイクロストリップ飛跡検出器 10101010 第第第第 4444 節節節節銅ポリイミドフレックスハイブリッド基板銅ポリイミドフレックスハイブリッド基板銅ポリイミドフレックスハイブリッド基板銅ポリイミドフレックスハイブリッド基板 14141414 第第第

第 5555 節節節節 ABCD3TABCD3T チップABCD3TABCD3Tチップチップチップ 17171717 第第第第 6666 節節節節ベースボードベースボードベースボードベースボード 21212121 第第第

第 3333 章章章章 SCTSCT テスト用SCTSCTテスト用 DAQテスト用テスト用DAQDAQ DAQ 22222222 第

第第

第 1111 節節節節 SCTDAQSCTDAQ SCTDAQSCTDAQ 22222222 第第第第 4444 章章章章品質保証のシステム品質保証のシステム品質保証のシステム品質保証のシステム 25252525 第第第第 1111 節節節節品質保証テストの手順品質保証テストの手順品質保証テストの手順品質保証テストの手順 25252525 第第第第 2222 節節節節テストセットの内容テストセットの内容テストセットの内容テストセットの内容 27272727 第第第第 5555 章章章章結果結果結果結果 37373737 第第第第 1111 節節節節品質保証のテストの結果品質保証のテストの結果品質保証のテストの結果品質保証のテストの結果 37373737 第第第第 2222 節節節節テストセットの結果テストセットの結果テストセットの結果テストセットの結果 40404040 第第第第 6666 章章章章まとめまとめまとめまとめ 55555555

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第

第1

111章

章

章アトラス検出器

章

アトラス検出器

第

第1

111節

節

節 LHC

LHC

LHC 実験

LHC

実験

現在建設中の大型ハドロン衝突型加速器 (LHC)とはジュネーブ (スイス)近郊にある欧州原子核研究所 (CERN)において計画され、2006 年 4 月より運転予定の重心系エネルギー14 TeV の陽子陽子衝突型加速器である。LHC 加速器には 1989 年から 2000 年まで実験が行われていた大型電子陽電子衝突型加速器 (LEP)のトンネルがそのまま使われ、そこに超伝導電磁石を用いた LHC 加速器が建設される。この加速器の周囲は約 27 km あり、重心系エネルギーは 14 TeV にまで達する。また、ビームの衝突頻度は 40 MHz と非常に高く、ルミノシティは 1034 cm−2_s−1_{(最初の 3 年間は 10}33_cm−2_s−1_{)に達し、約 10 年の稼動を予定している。} 主な LHC の仕様を表 1.1 にまとめる[1]。 LHC実験は、素粒子物理学の標準模型で唯一未確認のヒッグス粒子の探索を最大の目的とする。標準模型や超対称性理論で予想されるヒッグス粒子が存在するならば10年間の測定により必ずヒッグス粒子が発見される。また、従来にないエネルギーで粒子衝突を実現するので新粒子・未発見粒子の探索に威力を発揮し、標準理論を超える現象の発見の可能性もある。具体的な物理の項目を列挙すると以下の通りとなる。ヒッグス粒子の探索標準模型ヒッグス粒子荷電ヒッグスを含む超対称性ヒッグス粒子トップクォークの物理質量の精密測定 t→W＋_{bの分岐比の測定} t→Z0_{c等の稀少事象の探索} ボトムクォークの物理混合状態の研究ＣＰ対称性の破れ Bd、Bs→µ−_µ−_{等の稀少事象の探索} 超対称性粒子の探索新しい物理新しいゲージボソンレプトクォークサブクォークゲージボソンの異常結合

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主リング周長 26.66 km 陽子エネルギー 7.0 TeV ルミノシティー 10 33 cm－2 s－1 ( 低ルミノシティーで3年) 10 34_cm－2_s－1_{( 高ルミノシティーで7年)} 入射エネルギー 450 GeV バンチ衝突間隔 25 nsec バンチ陽子数 1×10 11_個バンチ数 2835バンチルミノシティー寿命 10時間双極電磁石数1232 台 (14.2 m 長) 1232台双極電磁石磁場 8.4 T 四極電磁石数アーク部に386台 (3.1 m長) 他に402台アーク部四極磁場勾配 223 T/m 衝突点でのビーム径 16 µm ビーム衝突角度 200 µrad 表 1.1 LHC の仕様

第

第2

222節

節

節アトラス検出器

アトラス検出器

アトラス検出器 (ATLAS)は LHC に設置される 4 つ (ほかは CMS、LHCb、ALICE)の検出器の一つであり、 LHC の性能を充分に発揮させるように設計された汎用粒子検出器である。その規模は高さ 22 m、全長 46 m、総重量 15,000 t に及ぶ。アトラス検出器は内側のビームパイプから順に、内部飛跡検出器としてピクセル型検出器と半導体飛跡検出器 (SCT)と遷移輻射飛跡検出器 (TRT)があり、その外側にソレノイド磁石、電磁カロリメーター、ハドロンカロリメーター、そして、ミュー粒子検出器と並んでいる。その全体構造を図 1.1 に，それぞれの性能を表 1.2 に示す。検出器テクノロジー性能ピクセル 3 層 50 µm× 300 µm シリコンストリップ 4 層 80 µm ピッチ内部飛跡検出器ストローチューブ 36 層～200 µm/層電磁カロリメータ液体アルゴン (アコーディオン型) 10％/√E⊕0.7％バレル部50％/√E⊕3％ハドロンカロリメータタイルファイバー前後方部100％/√E⊕10％ミュー粒子検出器ドリフトチューブ 10％ pT = 1 TeV 表 1.2 アトラス検出器の仕様

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第

第2

222章

章

章バレル

バレル

バレル SCT

SCT

第

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111節

節

節バレル

バレル

バレル SCT

バレル

SCT

アトラスの内部飛跡検出器の一つ SCT (Semi-Conductor Tracker)は、シリコンマイクロストリップ型飛跡検出器 (以下、シリコンセンサー)を用い、ビームの衝突点から発生した粒子や、その二次粒子の飛跡を捕らえる検出器である。SCT は４層からなる円筒状のバレル部と前後各９枚からなる円盤状の前後方部からなっている。それぞれバレル部が|η| ＜ 1.4、前後方部が 1.4 ＜ |η| ＜ 2.5 を覆っている。シリコンセンサーはモジュール化されており、バレル部では計 2112 モジュール、前後方部で 2373 モジュールが必要となる。 (図 2.1) また、LHC 実験では衝突点で大量の放射線が発生する。バレル SCT の配置される場所はビームの衝突点に近いため、10 年間の運転の間に 2.1×1014 個/cm2の 1 MeV の中性子が通過するのと同等の放射線損傷を受ける[2][3]。バレル SCT はこの放射線損傷に耐えられる検出器でなければならない。図 2.1 バレル SCT

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第

第2

222節

節

節バレル

バレル

バレル SCT

バレル

SCT

SCT モジュール

モジュール

シリコンセンサーは 4”ウェハーを用いる技術で製造されるので、一枚のシリコンセンサーの大きさは 6cm ×6cm 程度となる。実際に使用されるセンサーの大きさは 63.96 mm×63.56 mm で厚 285 µm である。そのためバレル SCT では合計 8448 枚のシリコンセンサーをなるべく均等に隙間なく円筒状にならべる必要がある。SCT で用いるシリコンセンサーは片面読み出しのため、二次元的な情報を得るために 2 組のシリコンセンサーにステレオ角をつけて設置する。全ストリップから信号を読み出すために各ストリップと ASIC フロントエンドチップを電気的に接続しなければならない。この際、電気的性能のためにストリップと ASIC は短距離で電気的に接続するべきである。さらに、シリコンセンサーの暗電流の上昇による熱暴走を起こさないために、シリコンセンサーや ASIC からの熱を効率よく冷やさなければならない。これらの理由からバレル SCT ではシリコンセンサーと ASIC を組み合わせモジュール化することが有効である。そこで 4 枚のセンサー、ASIC12 個を搭載したフレックスハイブリッド基板、及びベースボードなどを用いて一つのモジュールを作る。2 枚のシリコンセンサーのストリップが直線になるように並べ、これら２組が互いにステレオ角 (40 mrad)を持つようにベースボードの表裏から接着され、フレックスハイブリッド基板はシリコン面を橋渡すように巻かれている。また、モジュール表面のフレックスハイブリッド基板をリンク 0 (link0)、裏面をリンク 1 (link1)と呼ぶ。 (図 2.2) 図 2.2 SCT モジュール

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第

第3

333節

節

節シリコンマイクロストリップ飛跡検出器

シリコンマイクロストリップ飛跡検出器

ここでシリコンマイクロストリップ飛跡検出器 (シリコンセンサー)について簡単に述べる。粒子の位置検出において、半導体検出器が良く使われる。これは高い位置分解能、応答の高速性、高い検出効率、さらに小型化し易いことなどが理由としてあげられる。

第

第1

111項

項

項シリコンセンサーの構造と原理

シリコンセンサーの構造と原理

バレル SCT では厚さ 285 µm の高純度のシリコンウエハーの片面のみに不純物濃度の高いｐ型シリコンをストリップ状に埋め込んだ。これをインプラント電極と呼ぶ。一方反対面には逆バイアス電圧を加えるための電極用として、ストリップ面とは反対の型のｎ型高濃度シリコン層が全面に形成され、表面はアルミが蒸着されている (図 2.3)。上下面の電極間に逆バイアス電圧を加えるとシリコンウエハー部分 (以下バルク部)の残留キャリアが全て電極に移動し、キャリアが存在しない状態 (全空乏化)が達成される。この状態でシリコンセンサー中を荷電粒子が通過すると、電子･ホール対が生成され、これらはバルク内の電場に従って移動し、電極には電荷が誘起される。インプラント電極の上には薄い酸化膜を通じてアルミのストリップが蒸着されており、酸化膜の有する電気容量を介して AC 的に接続されている。誘起された電荷はアルミ電極から増幅器などを通して読み出すことができるので、ストリップの位置から荷電粒子の位置を一次元的に決定することができる (図 2.4)。SCT ではこのような片面読み出しシリコンセンサー2 組を、角度をつけた状態で重ねることによって、二次元的に位置を検出する。図 2.3 シリコンセンサーの断面図及び鳥瞰図

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第

第2

222項

項

項シリコンセンサーの特徴

シリコンセンサーの特徴

位置分解能

シリコンセンサーの位置分解能はストリップの間隔で決定される。CMOSテクノロジーを用いるので加工精度として約1 µm程度が可能であるが、キャリアが移動する際の散乱のために典型的に5 µmが限界である [1] 。読み出しエレクトロニクスの集積度やチャンネル数からも制限を受ける。SCTでは位置分解能の要請からストリップ間隔は80 µmに決定した。ここで位置分解能を計算する。まず、位置分解能はアナログ読み出しとデジタル読み出しで異なる。アナログ読み出しは重心法を用いることでより良い位置分解能を得ることができるが、読み出したあとの信号の処理等がより複雑となる。一方、デジタル読み出しの位置分解能はストリップ間隔で決定してしまうが、読み出した後の信号は1ビットで扱いやすい利点がある。 SCTではデジタル読み出しを用いる。そこで、デジタル読み出しの位置分解能は、粒子が一様に入射してくると仮定し、あるストリップの位置をx0、ストリップの間隔をhとすると、x0−h/2からx0＋ｈ/2までの粒子の位置はxとされるため、この条件で位置測定のずれのRMSはとなる。従って、デジタル読み出しの時の位置分解能は、ストリップ間隔の1/√12になる。これより23 µm 程度の位置分解能を得ることができる。図 2.4 シリコンセンサーの動作原理 2 2 2 2 0 2

₎

12 (

)

(

0 0

h

dx

x

h x h x

−

=

_∫

+ −

σ

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高速応答性

バルクで発生した電子・ホール対はバルク内の電場によってそれぞれ逆方向に移動する。バルクの型や比抵抗値に依存するが[4]、バルクの厚さが300 µmであれば典型的に電子からの信号は8 nsec 、ホールからの信号は25 nsecで収集できる[1]。このことからシリコンセンサー自体は高速応答性を持つことが分るが、実際の速度はエレクトロニクスの速度で決まる。SCTでは50 nsec離れた信号が分離できるような設計がなされている。

検出効率

バルクが全空乏化している状態ではほぼ100%である。ただしシリコンセンサーは放射線損傷により有効不純物密度が変わるため、LHC実験では動作電圧は高くなる傾向がある。予想される逆バイアス電圧は100∼ 500 V程度である。

コンパクト性

シリコンセンサーは300 µmと非常に薄い。そのために、衝突点付近など限られた空間に設置するのに有効である。

第

第3

333項

項

項暗電流

暗電流

インプラント電極と裏面の電極間の電気容量をバルク電気容量という。逆バイアスを加えていくと空乏層が広がっていくが、[4] によると加えた逆バイアスVと空乏層の厚さdの関係は全空乏化に至るまでは D A D A N N N N e V d = 2ε + (2.1) で与えられる。ここで、eは素電荷、εはバルク部シリコンの誘電率、NAはバルク中のアクセプタの密度、ND はドナーの密度である。この式と平行板コンデンサーの電気容量の式から、バルク電気容量Cは全空乏化に達するまでは次の式に従って変化することになる。 D A D A N N N N V e S C + ε = 2 ここでSはシリコンセンサーの有感領域の面積である。このようにバルク電気容量が逆バイアス電圧により減少する理由は逆バイアス電圧を加えていくと空乏層が広がっていき、見掛けの電極間距離が広くなっていくからである。空乏化はp-n接合面から広がりはじめ、バルク全体が空乏化する電圧値を全空乏化電圧というが、全空乏化電圧を越えるとバルク電気容量は一定になる。バルクの電気容量と加えた逆バイアスの関係をCV特性という。逆バイアス電圧を加えたときにシリコンセンサーに流れる暗電流は特徴的な逆バイアス依存性 (IV特性という)を示し、センサー製造過程の良否の簡単な評価に用いられる。暗電流はシリコンセンサーの発熱やノイズの原因となり、小さいことが望まれる。暗電流の種類には以下のものが存在する。

バルク暗電流

空乏化領域の結晶中に熱的揺らぎによって生成された電子・ホール対がバルク内の電場に従って電極に集まると、全空乏化し逆バイアス電圧を加えているにも関わらず電流が流れる。この時に流れた電流をバルク暗電流という。このことからバルク暗電流の大きさは空乏層の厚さに比例することになるが、一方空乏層の厚さは 2.1 式に従う。従って暗電流の逆バイアス電圧の依存性としては、全空乏化電圧以下では√Vに比例して大きくなるが、全空乏化電圧を越えると変化をしなくなる。熱的揺らぎに起因するバルク暗電流Iは温

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度依存性を持ち、その特性は以下の式に従うとされている[4]。ここで、aはシリコンセンサーの形状や加えた逆バイアス等で定まる定数、Tは絶対温度、Egはシリコンのバンドギャップエネルギー (1.21 eV)、kBはボルツマン定数 (8.62×10−₅_{eV/K)である。結晶中の格子欠陥} や不純物はエネルギーバンドを形成し、半導体中の電子の価電子帯から伝導帯への遷移確率を上昇させるため、バルク暗電流を増加させる原因となる。典型的に暗電流は 7℃の温度変化で 2 倍になるので、IV 特性の測定では正確な温度の設定が重要となる。

表面暗電流

結晶表面には切断時にできたひびや凹凸、表面構成物による有限抵抗があるために電流が流れやすくなっており、この表面に流れる電流を表面暗電流と呼ぶ。これは加工の技術力やパッシベイションの物質にも依存する。

マイクロディスチャージ

電場が局所的に強くなると発生する現象で主にインプラントストリップ電極近辺の配置や電極のエッジ形状などの設計や、不純物による電場の乱れも関係する。高電場によって電子雪崩が発生し急激に暗電流が流れる。マイクロディスチャージがあると思われるプロトタイプモジュールを赤外線カメラで観測したところ、図 2.5 のようなマイクロディスチャージによる発光点が観測された。その発生点付近のストリップのノイズの増加も確認された。しかしながら、長時間の逆バイアス電圧の印加により、マイクロディスチャージは徐々に減少し消滅した。同時にノイズも減少した。図 2.5 プロトタイプモジュール K3111 のチャンネル 677 付近での発光 (赤い点)。

)

2 exp(

)

(

3 2

T

k

E

aT

T

I

B g

−

=

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第

第4

444節

節

節銅ポリイミドフレックスハイブリッド基板

銅ポリイミドフレックスハイブリッド基板

これには読み出し用のASICなど電気回路がのせられている。ASICがのせられている電気回路とは反対の面に接着されているカーボンカーボンによる伝熱基板は，ベースボードに備え付けられたベリリアの補強板に接着される。

第

第1

111項

項

項フレックスハイブリッド基板の構造

フレックスハイブリッド基板の構造

フレックスハイブリッド基板の主要部分は４つの銅エッチングされた回路面であり、3枚のポリイミド基材に形成されている。L1とL4の銅エッチング面は、ポリイミド基材の片面、L2とL3の銅エッチング面は、ポリイミド基材の両面に形成され、それらの間には接着剤層がある。CO2レーザーで２種類のホール、スルーホール (through-hole)とビアホール (via-hole)を開け、各回路面の電気的接続のため、化学処理により穴の表面は銅メッキされている。このうち、L1とL2面はビアホールを介して電気的接続している。チップがのせられる部分には、L1、L2、L3、L4の各面を貫いたスルーホールがあり裏面に接着されたカーボン基板と接続することで、チップのグランドの強化と発熱を有効に除去するように設計されている。また、モジュールにしたときの上面と下面それぞれにサーミスタが取り付けられている(図2.6)[5] [6] [7]。

第

第2

222項

項

項フレックスハイブリッド基板の役割

フレックスハイブリッド基板の役割

図2.7はフレックスハイブリッド基板のL1、L2、L3、L4回路層である。以下に各回路層の役割を述べる。 L1 層 ⇒ 各ABCD3Tチップのデータを送り出すための回路配線とパッド (回路配線はチップ間のデータ伝達路図 2.3 銅ポリイミドフレックスハイブリッド基板図 2.6 フレックスハイブリッド基板

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となる。) ⇒ L2層の回路配線を介した外からの命令信号をABCD3Tチップに送るための回路配線とパッド。 ⇒ ABCD3Tチップのデジタル回路とアナログ回路にL4層から送られた電圧 (Vcc, Vdd)を供給するためのパッド。 ⇒ シリコンセンサーにL2層から送られた逆バイアス電圧 (HV)を供給するためのパッド。 ⇒ ABCD3Tチップのデジタル回路とアナログ回路にL3層のグラウンドを供給するためのグラウンド面とパッド。 L2 層 ⇒ 外の命令信号をL1層の回路配線に送るための回路配線。 ⇒ 故障したABCD3Tチップを迂回するための予備回路配線 (一つおいた隣りのABCD3Tチップとも配線されている)。 ⇒ ABCD3Tチップのデジタル回路の供給電圧 (Vdd)とアナログ回路の供給電圧 (Vcc)をL4層の電圧供給面に送るための配線。 ⇒ シリコンセンサーの逆バイアス電圧 (HV)をL1層のパッドに送るための配線。 L3 層 ⇒ ABCD3Tチップのデジタル回路とアナログ回路の幅広いグランド面 (デジタルグランドとアナロググランドは分離されている)。 L4 層 ⇒ 各ABCD3Tチップのデジタル回路とアナログ回路に電圧を供給するための電圧面。

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第

第5

555節

節

節 ABCD3T

ABCD3T

ABCD3T チップ

ABCD3T

チップ

ABCD3TチップはATLAS Binary Chip DMILLの略で、ATLAS SCT用のASICとして、フランスのCEA社とCERNにより開発された。このチップは強度の放射線下で使用されるため放射線耐性が良いDMILLプロセスを用いて作られた。このプロセスはBiCMOS1111で、rad-hard プロセスを取り入れたものである。また、バンチ衝突が40 MHz であるため50 MHz のクロックでも作動する。このチップはチップ当り 128 チャンネルの入力を持つので、全 1576 チャンネルの１モジュールあたり 12 個のチップが必要となる。ABCD3T チップの主な機能のブロックとして、フロントエンド、入力レジスター、 132 段の FIFO パイプライン、読み出しバッファ、データ圧縮ロジック、さらに読み出し回路、読み出しコントロール、コマンドデコーダ、そして閾値生成と較正用回路等がある (図 2.8)[8]。

第

第1

111項

項

項フロントエンド

フロントエンド

フロントエンドではシリコンセンサーのストリップからのアナログ信号を得て以下の回路を通して入力レジスタにデジタル信号を出力する。 1111_{バイポーラ技術 (電気信号の増幅とスイッチングを高速動作で処理するバイポーラトランジスタを初段に用いている。} 消費電力が大きい。)と、CMOS (ｎチャネルとｐチャネルを組み合わせ高集積・低消費電力の優れた特徴を有し、デジタルメモリ等に用いている。)の両方をプロセスできる図 2.8 ABCD3T チップのブロック図

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前置増

前置増幅回路と波形整形回路

幅回路と波形整形回路

信号を増幅し、信号の波形を整形する。増幅率の設計値は 50 mV/fC である。0∼4 fC の範囲では 5％以下の良い線形性を持ち、ピーキング時間は 20 nsec である。ENC ノイズはモジュールにしたとき 1500 e 以下になるように設計されている。

コンパレータ

ノイズと信号を分離するために、設定された閾値電圧と増幅された信号の電位差を比較し、閾値よりも信号が大きければ入力レジスタに’1’を送り、小さければ’0’を送る。ここで、閾値はコンパレータ入力段に作動電圧として与えられ、この閾値電圧は閾値 DAC により設定できる。閾値 DAC では、閾値電圧を 2.5 mV 毎に 0∼640 mV の範囲で生成できる。そのため、対応する閾値電荷は 0∼12.8 fC の範囲になる。なお、荷電粒子がシリコンセンサーを垂直に通過すると約 3.0 fC の電荷が発生する。 (閾値のばらつきは閾値トリム DAC を参照。)

第

第2

222項

項

項入力レジスタとマスキングレジスタ

入力レジスタとマスキングレジスタ

入力レジスタ

このレジスタは入力データを受け取り、クロックに従いパイプラインに一定幅のパルスを渡す。

エッジ検出回路

入力レジスタには、シリコンセンサーからの信号の長さにかかわらずコンパレータが信号入力を検知したクロックのみ’1’を出力するエッジ検出回路が組み込まれている。 ⇒ エッジオン (通常モード)：コンパレータからの信号が’0’から’1’に変化した時を見つけ、信号’1’を、その直後のクロックではコンパレータの出力状態に関わらず信号’0’をパイプラインに送る。 ⇒ エッジオフ：すべてのコンパレータの出力をそのままパイプラインに送る。

チャンネルマスキングレジスタ

デッドチャンネルやノイズの大きなチャンネルを使わないように、入力レジスタ部にチャンネルマスキングレジスタが組み込まれている。レジスタのデータは必要に応じてロードできる。 ⇒ 動作モード 0 (通常モード)：マスキングレジスタのデータに従い不良もしくは高ノイズであるチャンネルを切ることができる。つまり、設定によって、指定されたチャンネルのパイプラインに常時 0 を送る。 ⇒ 動作モード 1：マスキングレジスタのデータに従いパイプラインにテストパターンを送信することができる。例えば、パイプラインテストで用いる。 (第 4 章 2 節参照)

第

第3

333項

項

項パイプライン回路

パイプライン回路

パイプラインは、128 チャンネル分のデジタルパイプライン (FIFO 回路)で構成される。パイプラインは、入力レジスタからの信号を 132 ビットのメモリに保持し、40 MHz のクロック信号でそのメモリを制御する。

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パイプラインが L1 トリガーの信号を受けると、それに対応するビットとその前後のビット、合計 3 ビットのヒットパターンが読み出しバッファに書き込まれる。 (L1 トリガー信号は、3.3 µs 以内でパイプラインに到着しなければならない。)

第

第4

444項

項

項読み出しバッファ

読み出しバッファ

各 L1 トリガに対応するデータは、読み出しの前に、一旦読み出しバッファに保存される。このデータバッファは L1 トリガの到達時間がイベント毎に変動するために必要である。このバッファにデータが入ると、データ圧縮と読み取りが始められる。L1 トリガ毎に各チャンネルに対して 3 ビットのデータがこのバッファに保存される。この 3 ビットのデータは L1 トリガ時が中心となるようなビーム衝突の 3 回分をあらわし、対応するビーム衝突時に閾値を超える入力があった場合’1’が返される。アキュムレータレジスタを使う設定では、読み出しバッファの内容は操作のモードにかかわらずアキュムレータレジスタに書き込まれているのデータをコピーしたものとなる。読み出しバッファは 128 (チャンネル)×24 (3 ビット×8 L1)ビットで構成されている。これは 8 回の L1 トリガ分に相当する。これは、L1 トリガレートが 100 kHz で各ストリップのヒット率が 1％以内である場合、データ損失は 1％以下に抑えられる。

FIFO

読み出しバッファは” Barrel Store ”方式を採り、2 つの循環するポインタ、書き込みポインタおよび読み込みポインタによってアドレスされる。書き込みポインタは読み込みポインタを追い越して上書きできるが、その場合は”Over Flow”フラッグがセットされるので古いデータが失われたことがわかる。また、読み込みポインタは書き込みポインタを追い越せず、追いついた場合には”Empty”フラッグがセットされる。これにより、読み込むデータがないのに読み出すことを防ぐ。

アキュムレータレジスタ

アキュムレータレジスタが読み出しバッファのなかに組み込まれている。このレジスタはクリアされてからヒットしたチャンネルを全て記録し、L1 トリガーを受け取るとデータの中身を読み出しバッファにコピーする。

第

第5

555項

項

項データ圧縮ロジック

データ圧縮ロジック

読み出しバッファにデータが存在する信号“data-avail”を受けると、設定した3ビットのヒットパターンに合うデータを読み出し回路に送る。この時、データと共に”data-valid”信号とチャンネルアドレス信号を送る。ただし、データの最後には、”end”信号を送ることでそのチップから読み出すべきデータが最後であることを知らせる。以下の４つのモードから１つのモードを選択して、ヒットパターンを設定する。 (表 2.1)

モード

選択基準名

ヒットパターン

使用例

0 Hit

1XX or X1X or XX1

検出器アラインメント

1 Level

X1X

通常データ収集

2 Edge

トリム DAC

DAC

DAC ステップ

DAC

ステップ

0 0 mV – 60 mV

4 mV

1 0

mV

‐120 mV

8 mV

2 0

mV

‐ 180 mV

12 mV

3 0

mV

‐ 240 mV

16 mV

表 2.2 トリム DAC の設定

第

第6

666節

節

節ベースボード

ベースボード

ベースボードの主な役割はシリコンセンサーとフレックスハイブリッド基板の放熱とモジュール全体の支持である。材質は主に熱伝導性に優れたTPG1700 (熱分解黒鉛 HVCPG)である。これは電気伝導性にも優れ，シリコンセンサーに逆バイアス電圧をかける役割も担う。ベースボードの端にあけられた穴 (以下，ダウエルホール及びダウエルスロットと呼ぶ)はモジュールのバレルシリンダーへの位置決めに使われる。直接シリンダーに接する部分にはベリリアによる補強板 (以下、フェイシングと呼ぶ)があり，クーリングパイプへの熱接触及び電気的絶縁に使われる。本実験では、フェイシングに0℃で100 Ωになる白金抵抗温度計 (以下、 Pt100と呼ぶ)が取り付けられ、温度が測定できる。

(22)

第

第3

333章

章

章 SCT

章

SCT

SCT テスト用

テスト用

テスト用 DAQ

DAQ

SCT テスト DAQ システムは SCT モジュールの電気特性評価のために開発されたデータ収集システムである。この DAQ システムは VME 規格で構成された各種の VME モジュールとそれらを制御する PC からなる。これらは PC から ROOT をインターフェイスプログラムとした SCTDAQ プログラムにより制御する (図 3.1)[9]。

第

第1

111節

節

節 SCTDAQ

SCTDAQ

SCTDAQ は、ビームテスト、システムテスト、陽子シンクロトロンでの放射線照射及び多くの研究機関で SCT フレックスハイブリッド及びモジュールをテストするために開発されたソフトウェアパッケージである。SCTDAQ は Windows OS で使用でき、コンパイルされたダイナミックリンクライブラリ (DLL)と ROOT マクロで構成されている。ROOT は、C++の中でヒストグラムの作成や、スクリプト実行などを提供する PAW の後継版として CERN で開発された解析ソフトである。Windows PC は National Instruments 社の VME-MXI インターフェイス経由で VME クレートに接続され各 VME モジュールを制御する。

(23)

第

第1

111項

項

項ハードウェア

ハードウェア

SCT 用テスト DAQ のセットアップを図 3.2 に示す。このシステムは 4 つの VME モジュールとシリコンセンサーの高電圧を供給するための HV 電源から構成される。

MuSTARD (Multi-channel SCT ABC (D) Readout

Devic

e)

複数の SCT モジュールからデータを受け取り、格納し、そしてデコードする。12 の入力ストリームはシステムのクロックと同期され、FIFO の中でバッファされる。読み出しコントロール回路はストリームデータからイベントを構築し、出力はデュアルポートメモリによってホストコンピュータへ送られる。さらに、ヒットチャンネルのヒストグラム化を直ちに行う能力がある。MuSTARD のデータ入力は LVDS (Low Voltage Differential Signaling)レベルである[10]。

SLOG (SLOw command Generator)

SLOG は、ABCD チップの制御と設定のためのスローコマンドの生成を行う。複数の SCT モジュールの電気的テストのセットアップにおいて、SLOG は LVDS レベルの内部で生成されたスローコマンドと一緒に CLOAC からのクロックとファーストコマンドを 12 の SCT モジュールへファンアウトする。内部の 40MHz のクロックにより SLOG はスタンドアロンモードにおいてクロックとコマンドを生成することも可能である。ホストコンピュータによって作られたスローコマンドは RAM にロードされ、出力はクロックに同期される。クロック、外部コマンド、および内部コマンドを各チャンネル別に設定することを可能にするため 3 つの 14 ビットレジスタ (14-bit Output Enable Register) をもつ[11]。

CLOAC (CLOck And Control)

システム全体に渡るクロック、トリガー、及びコマンドリセットを生成するマスターモジュール。

SCTLV

フレックスハイブリッド基板上の ASIC への電力供給する。また、ASIC へのアナログ電圧 (Vcc)及びデジタル電圧 (Vdd)とそれらの各電流 (Icc、Idd)、さらに、フレックスハイブリッド上にある二つのサーミスタの温度を SCTDAQ を通してモニターすることが可能である。外部電源により、シリコンセンサーの逆バイアス電圧を 2 つのチャンネルに与えている。

HV システム

システム

シリコンセンサーへの逆バイアスの供給は SCTHV として今後供給される予定であるが、現在は KEITHLEY 社の 6517A エレクトロメータ、または、TAKASAGO 社の直流電源 CCP500-005R を高電圧源に用いる。また、暗電流の測定には KEITHLEY 社の 196 SYSTEM DMM を用いる。

ケーブルとサポートカード

多くのモジュールの特性テストには、モジュールの電気的な読み出しを伴う。フレックスハイブリッド基板上の ABCD チップ、MuSTARD、及び SLOG は、クロックが 40 MHz と速いために LVDS のコミュニケーションを使用している。電気特性評価では、モジュールからの LVDS 信号がサポートカード上でリピーターチップを使用してバッファされる。それは更にツイストペアケーブルによって MuSTARD に供給される。

(24)

第

第2

222項

項

項ソフトウェア

ソフトウェア

各 VME ボードと通信する基礎的なルーチンは、C 言語の中で書かれた静的なライブラリーを用いる。より高いレベルの機能は C++クラスでいくつか用意されているので、静的ライブラリー及び ROOT ライブラリーとリンクして、ダイナミックリンクライブラリ stdll を形成することができる。これらコンパイルされたコード以外は、すべて CINT C++インタープリターで操作できる。 ROOT 内で、ユーザーが最上位のマクロ ST.cpp を実行すると、stdll をロードして、システムの初期化、システムメニューの表示が行われる。様々な電気特性評価はそれぞれ個々の ROOT マクロという形で組み込まれている。これらのマクロはメニューシステムのボタンを押すか、シーケンスマクロを走らせるか、あるいはコマンドプロンプトへの入力により実行される。各々のスキャンが終了すると、各モジュールの、スキャンデータ、エラー、イベントのカウンター、設定、及び DCS (Detector Control System)情報を含む ROOT ファイルが生成される。各テストからの生データの解析結果はテキストファイルで出力される[9]。

(25)

第

第4

444章

章

品質保証のシステム

バレル SCT のために約 2,000 台のモジュールが量産されることになる。アトラス日本グループが量産するのはこのうちバレル部第 3 層の約 700 台である。これだけ多数のモジュールの量産となると品質保証が重要であり、各作業を系統的かつ自動的に行うシステムが必要となる。ここではその品質保証テストの手順と内容について説明し、最後にその結果を示す。

第

第1

111節

節

節品質保証テストの手順

品質保証テストの手順

第

第1

111項

項

項モジュールテスト

モジュールテスト

モジュールテストは以下 (図 4.1)の手順で行われる。[12] 図 4.1 モジュールテストの流れ

モジュール組み立て完成

暗電流長期安定性テスト

温度サイクル

長期安定性テスト

テストセット

品質保証テスト完了

(26)

第

暗電流、フレックスハイブリッド上のサーミスタ、そして、ASIC の電流値 (Icc と Idd)を数分毎に測定する。また、1 時間毎にデジタルテスト及び増幅率･ノイズ測定のためのシーケンスマクロを走らせる。

(27)

第

第2

222節

節

節テストセットの内容

テストセットの内容

第

第1

111項

項

項平面度位置精度測定

平面度位置精度測定

モジュールの機械的精度は、位置精度及び平面度測定によって評価する。[12] まず、モジュールの座標系をここで定義しておく (図 4.3)。x方向はモジュールの取り付けるダウエルホールとスロットで決定される方向 (これに対してセンサーのストリップ方向は表裏で±20 mrad 傾いている)に理想的に一致し、その垂直方向をy方向とする。またセンサー面の法線方向をz方向とする。位置測定 (x-y)については、センサーについているフィデューシャルマークを用いて測定する。一方、平面度 (z)は、各センサーを5×5のマトリックスに分割し、各点で測定する。この測定を行う 3 次元測定器としては MITSUTOYO 社の Quick Vision Pro を用いた。Quick Vision Pro は、三角の濃淡パターンを投射し、そのパターンがシャープに再現されるように調整することでモジュールまでの距離 (z位置)を得る。x-y平面内の位置はフィデューシャルマークをパターン認識して決定する。測定精度はx-y平面に対して 1 µm 程度、 z方向に対しては 10 µm 以下である。

位置精度測定

位置精度測定では、4 枚のセンサーの相対的な位置及びベースボードのダウエルホールとスロットの位置を測定する。さて、荷電粒子による飛跡の再構成の精度はシリコンセンサーの位置分解能 (ストリップと垂直方向に 23 µm、平行方向に 23 µm/sin0.040) により決まる。この位置分解能を実現するために、表裏センサーペアの位置精度が、x方向に 25 µm、y方向に 5 µm であると位置分解能より十分小さいことを要求する。ここでx方向とy方向はアトラス検出器の座標系ではそれぞれz方向 (陽子ビーム方向)とr-φ方向である。モジュールは測定用のフレームに置き、3 点で保持する。表面シリコンセンサーペアの角 (エッジコーナー) が 4 つあり、また、ステレオ角のため表面から裏面センサーのエッジコーナーが見える。測定にはフレーム全体を表裏にひっくり返す必要があるが、この 8 つのエッジコーナーを用いて表裏の位置関係を得る。センサーの (x,y)座標は、6 つのフィデューシャルマークの測定から得られる。ダウエルホールとスロットの中心座標は、その円や円と長方形の測定から得る。測定された 26 の x-y 座標から、図 4.4 の中で示されるように、モジュール座標 (Xm,Ym)と各パラメータが得られる。座標原点は 4 つのセンサーの幾何学的な中心である。 C1 から C4 は各センサーの幾何学的な中心であるとすると、ステレオの角度は正面のペア C1、C2 と背面ペア C3、C4 の角度である。この座標系でのパラメータの設計値と許容値を表 4.1 に表す。

(28)

図 4.3 位置測定の測定点 (赤色)。裏面も同様に測定する。

(29)

パラメータ

設計値

許容値

ダウエルホールの x 座標、mhx [

µ

m]

-6500 30

ダウエルホールの y 座標、mhy [

µ

m] -37000

30 ダウエルスロットの x 座標、msx [

µ

m] 38500

100 ダウエルスロットのｙ座標、msy [

µ

m] 37000

30 表面センサーペアの重心と裏面センサーペアの重心間の

x 方向 (ストリップに平行)のずれ、midx [

µ

m]

0 10

表面センサーペアの重心と裏面センサーペアの重心間の

y 方向 (ストリップと垂直)のずれ、midy [

µ

m]

0 5

センサーペアの中心間の距離 (表面)、sepf [

µ

m]

64090

10 センサーペアの中心間の距離 (裏面)、sepb[

µ

m]

64090

10 センサー1 の回転角、a1 [mrad]

0

0.13 センサー2 の回転角、a2 [mrad]

0

0.13 センサー3 の回転角、a3 [mrad]

0

0.13 センサー4 の回転角、a4 [mrad]

0

0.13 表面センサーペアと裏面センサーペアのなすステレオ角

の半分、half-stereo [mrad]

-20 0.13

表 4.1 位置測定のパラメータの設計値と許容値。

平面度測定

ここでは各センサーを5×5のマトリックスに分割して測定する。センサー上のマトリックスに加えて、モジュール裏面のクーリングパイプに接触するフェイシング上の 2 点とサードポイントフェイシング上の 1 点の測定が行われる。バレルシリンダ上にマウントされるときサードポイント部を差し込んでからクーリングパイプ側の 2 点のダウエルホールとスロットでネジ固定するのでこの 3 点がモジュール平面を定義する。平面度の許容値は、一つは、バレルの上でマウントされた状態でモジュールと隣り合うモジュールとの重なりの距離を安全性の要求から 1 mm 確保しなければならない。そのために、モジュールはモジュール平面から測定して設計値よりセンサー表面のどの点も 200 µm 以上ずれてはならない。モジュールはセンサー固有の変形やベースボードの変形のために、ある特徴を持った平面度を示す。この特徴をモジュール個別には左表面センサーと左裏面センサーの測定された全ての z 座標の中点を計算し, 平面の方程式 (z = ax+ by+ c) でフィットして得られる。平面をミッドプレーンで表し補正する。右センサーペアに対しても同様にミッドプレーンを決定する (図 4.5)。各モジュールのセンサーはこれらのミッドプレーンを基準に取るとほぼ一様な形状をしている。全て測定したモジュールの平均から、この一様な形状を｢共通な形状｣とし、各モジュールについては、「共通な形状」からの最大のずれを求める。ずれはr-φ方向に射影したときに位置分解能を劣化する。8 µm の劣化に相当する許容値は 50 µm となる。 (表 4.2)

(30)

パラメータ設計値許容値モジュール平面を基準としzの設計値からの最大のずれ (裏面)、 maxZlower [µm] 0 200 モジュール平面を基準としzの設計値からの最大のずれ(表面)、 maxZupper [µm] 0 200 モジュールの厚さのばらつき、 diffModuleThickness[µm] 0 100 各測定点でミッドプレーンまでの距離を求め、｢共通の形状｣からのずれのセンサー内の最大値 (裏面)、 optimalMaxZerrorLower [µm] 0 50 各測定点でミッドプレーンまでの距離を求め、｢共通の形状｣からのずれのセンサー内の最大値 (表面)、 optimalMaxZerrorUpper [µm] 0 50 OptimalMaxZerrorLower の RMS、 OptimalRMSZerrorLower [µm] 0 25 OptimalMaxZerrorUpper の RMS、 OptimalRMSZerrorUpper [µm] 0 25 クーリング接触するフェイシング面のモジュールに沿う方向の角度、 loCoolingFacing a [mrad] 0 0.5 クーリング接触するフェイシング面のモジュールを横切る方向の角度、 loCoolingFacing b [mrad] 0 3 表 4.2 平面度測定のパラメータの設計値と許容値図 4.5 ミッドプレーン

(31)

第

第2

222項

項

項 IV

IV

IV 特性測定

特性測定

逆バイアス電圧は 0∼500 V までを 10 V 毎に増加し、逆バイアス電圧の設定から 5 秒後に暗電流測定を行う。フェイシング上の白金抵抗温度計 (Pt100)が 15℃になるように温度の調節を行い、ASIC の電源は切った状態で測定する。シリコンセンサーは放射線照射により急激に暗電流が増加する。そのため、IV 特性は実験開始後には品質保証テストの結果と一致しなくなる。ここで測定した IV 特性の詳細はあまり問題ではないので、この検査では特に悪い特性を持ったモジュールを見つけ出すことを目的とする。0∼500 V まで暗電流が 4 μA 以下のモジュールは合格とする。

第

第3

333項

項

項電気特性評価

電気特性評価

逆バイアス電圧を150 Vに固定して以下の電気特性評価を行う。この測定はシリコンセンサーからの信号を読み出すのではなく、チップ内部の較正用回路のDACにより発生した電荷を用いてテストが行われる[9]。

バイパステスト

実験中にモジュール中のあるチップが使用できなくなった場合を考える。そのためにモジュールのそれ以降のチップが生きているのに使えなくなってしまっては、大幅に感度領域を失うことになる。そこで、トークンとデータがそのチップのみを迂回して受け渡しができるようになっている。これが、通常ラインとは別に設置してあるバイパスラインである。チップ間のトークンとデータのラインはプログラムによって選択できる。放射線によってチップは損傷を浮けデジタル電圧 Vdd の適性値が変わるが、それによりトークンの受け渡しが影響を受ける。そこで、このテストはディジタル電圧 Vdd を 4.0∼3.5 V の間で変化させて測定を行う。デジタル電圧 Vdd が最小の 3.5V で動作すれば合格とする。図 4.6 バイパステスト。この図はチップ 2 をバイパスラインで迂回している。ここで、N はノーマルライン、B はバイパスライン。

(32)

パイプラインテスト

パイプラインやデジタル部の詳細なテストはチップの製造段階で行われている。ここでは簡単にパイプラインの新たな不良をテストする。ソフトリセットでバッファの中身をクリアしておいてからパルス入力レジスターコマンドで特定のマスクパターンを取り込む。この間の時間差を変えることにより、パイプライン内の連続する 12 セル分に欠陥がないことを確認する。常に占有率が 0 のセルはデッドを表し、常に占有率 1 のセルはスタックを表す。このテストは以下の 2 通りのマスクパターンを用いて行う。 1. チャンネルを全くマスクしない。 (死んでいるセルの識別) 2. チャンネルをすべてマスクする。 (スタックしたセルの識別) 各マスクパターン及び、パルス入力レジスタとソフトリセットコマンドの時間差により、各チャンネルのセルから返される占有率を照合し、欠陥セルを見積もる。全てのセルでデッドもしくはスタックであるチャンネルは、簡単にデッドチャンネルもしくはスタックチャンネルであると判断できる。マスクレジスタの欠陥が理由として考えられる。一つでも欠陥セルが存在するチャンネルは欠陥チャンネルとする。このテストでの欠陥チャンネルはデータベースに記録しておく。

ストロボ遅延の決定

このテストは、アナログテストのため各チップの最適なストロボ遅延レジスタの値を決定する。エッジ検出”ON”、圧縮モード”01X”で、4.0 fC の較正信号を用い、閾値は 2.0 fC に設定する。検出効率 50%の点を得るための立ち上がり及び立ち下がりエッジの両方をエラー関数でフィットする。今後のアナログテストのストロボ遅延は、検出効率の立ち上がり 50%点から、立ち下がり 50％点までの距離の 1/4 の点を選ぶ。ストロボ遅延のステップサイズは約 0.8 nsec である (図 4.7)。立ち上がりは 0∼35 ステップ内、立ち下がりは 28∼63 ステップ内であることを要求し、そこから外れたものは不良とする。図 4.7 ストロボ遅延の決定。右の図は、各ビンの左側で信号の有無を確認していると仮定した時の図である。

アトラスバレルSCT用量産モジュールの品質保証のシステム

筑波大学大学院博士課程

数理物質科学研究科修士論文