解説論文 電源電流を用いた DSM LSI の評価技術の変遷 Transition of Evaluation Technology of DSM LSI by Using VDD Supply Current 眞田 克 Masaru SANADA アブストラクト水道管からの水漏れと同じくLSIも欠

解 　 説 　 論 　 文

293

1．はじめに

水道管に小さな穴が開くとそこを介して水が染み出してく る．そのうちその小さな穴はどんどん大きくなり遂には噴水 となって漏れ出す．この現象をリーク（Leak）と呼ぶ．LSI も 水道管と同じく水としての電流が漏れ出すリーク事象があ る．このリーク事象は本来電気的に独立した配線間が何らか の原因（PinholeやParticleによるショート及び，オープンなど） で電源間に貫通路が形成され電流が染み出す現象である．初 期段階ではこのリークは高い抵抗値を介した電流の染み出し である．しかし駆動による時間経過とともにあたかも穴が大 きくなっていくように低抵抗となり電流値が増大していく． そして，突然破裂し故障に至る．ここでリークの元となる抵 抗の形成箇所は物理現象（発熱，発光，異常電流など）を伴う ことからこれらの現象を識別する物理的な解析手法を用いる ことで場所の特定が可能となる．図 1 はアナロジーとしての 水道管の水漏れ箇所と液晶（LC: Liquid Crystals）の熱転移現象 を用いた発熱箇所の検出事例である．水漏れと電流漏れは何 とよく似ていることか． この顕著な事象は故障解析への適用はもとより，テスト及 び診断に用いられる．特にCMOS（Complementary Metal Oxide

Semiconductor）と呼ぶ低消費電力を利点とするデバイスに対

しては有効である．しかしデバイスの進展とともに消費電力 が増加し，評価としての位置付けが難しくなってきているが， この優れた利点を利用すべく研究開発がなされている．本稿 は DSM 化したデバイスに対する評価の開発状況を述べるも のであり，2．にて CMOS 論理回路（以降 CMOS LSI と記す） が電源電流を用いた評価に適している点について，3．にて DSM化がもたらす問題点に関して述べる．4．にてこの問題 に対する選別（テスト）方式の変遷について，5．にて同じく 故障診断方式について述べ，最後にまとめを行う.

2．CMOS LSI は故障を感知しやすい

なぜ，CMOS LSI が故障を感知しやすいか？図 2 に示すイ ンバータ回路を例に述べる．インバータ回路はPch（p形チャ ネル）Tr と Nch（n 形チャネル）Tr からなる．入力論理に同期 してH入力ならばほぼGND電位であるL論理に，L入力なら ばほぼ VDD電位である H 論理として出力する．すなわち，一 方のTrが活性化すると他方のTrは不活性化するためVDDから GNDへ電流が流れない．しかし，論理の切り換わるとき（H からLへの移行，または逆，これを中間電位として定義する）， Trは共に活性化しVDDからGNDへ貫通電流が流れる．一般に 回路内に欠陥が存在するとこの欠陥を介した接続先のTrに中 間電位が印加する．そのため論理の切り換わりと同じ状態が 形成されVDDからGNDへ貫通電流が流れる．そして，この特 徴が“CMOS LSIが故障を感知しやすい”という理由である． ただし，故障モードに縮退故障（Stuck Fault）と呼ぶ信号線

電源電流を用いたDSM LSIの評価技術の変遷

Transition of Evaluation Technology of DSM LSI by Using VDD Supply Current

眞田　克 Masaru SANADA

アブストラクト　水道管からの水漏れと同じく LSI も欠陥箇所を介して電流が漏れ出し故障に至らしめる．この漏れ電流 現象は LSI を評価する重要なパラメータの一つである．しかしながら DSM（Deep Sub-Micron）化に伴うデバイス 技術の進展は電流値を用いた評価を困難とした．この問題を克服すべく，テスト技術は統計処理による正常／異常値 間の差分の顕在化による識別法更には電源電流の波形の相関比較やフーリエ変換による数理処理により異常の有／無 を顕在化する技術が開発されている．故障診断技術は漏れ電流の特徴を用い，論理情報と組み合わせることで簡易で 高精度に故障候補を特定する技術の開発で評価技術の向上が図られている． キーワード　IDDQ，テスト，故障診断，DSM LSI 眞田　克 正員　高知工科大学システム工学群電子工学専攻 　E-mail [email protected] Masaru SANADA, Member（School of Systems Engineering, Kochi University of Technology, Kami-shi, 782-8502 Japan）. 電子情報通信学会 基礎・境界ソサイエティ Fundamentals Review Vol.5 No.4 pp.293–301 2012年4月 ©電子情報通信学会 2012 異常発熱箇所 水道管からの水漏れ 10μm 液晶を用いて特定した 電流漏れ箇所の相転移像 電流漏 箇所 相転移像 1 図 1　水漏れと電流漏れ現象の類似性を示す画像

294 IEICE Fundamentals Review Vol.5 No.4 にH（VDD）またはL（GND）の電位が強制的に固定してしまう モード（例えば，電源配線とのショートなどである）があり， 信号線と逆論理が設定されると貫通電流が発生するがこれは 上記と異なるモードである． 2.1　IDDQとは？（1），（2）

CMOS LSIに 流 れ る 電 源 電 流（IDD：VDD Power Supply

Current）はクロック信号に同期して論理の切り換わりに伴う

過渡電流（IDDT：Transient Current）と，論理が安定する静止状 態での電源電流（IDDQ：Quiescent Power Supply Current) で構成

される．図3はオシロスコープで観察したIDD波形である．故 障の有無を検知する電流は IDDQであり，IDDQ値は Strobe と呼 ぶ論理波形が安定した状態での計測点（図中↑）での値であ る．そして，正常であれば小さいが欠陥があれば大きな電流 値となる．これを IDDQ異常（Abnormal IDDQ）と呼び，LSI 内部 に故障の存在を知らせるシグナルとして LSI 評価に用いられ ている（１）_． 図4はIDDQ異常を説明するイラストであり，左側はIDDに対 する時間変化を，右側は Strobe 点で計測されたテストパター ン番号（TPN）ごとの IDDQ値の変化を示す．このような IDDQ異 常は二つのモードを有する．一つはテストパターンに依存し ないモードである．全テストパターンにおいて常に規格上限 値以上のIDDQを有する．このモードは不完全なpn接合間の短 絡や電源間短絡など低歩留り品に見られる．もう一つはテス トパターンに依存するモードである．任意のテストパターン において突然 IDDQ異常値を示す．このモードは LSI 内部にラ ンダムに形成される欠陥に起因する故障品に見られる． 2.2　IDDQテストの特徴 テストには，「機能テスト」と呼ぶ入力信号に同期して変化 する出力論理の異常を判定するテストとこの電源端子に流れ る IDDQ値の識別により異常を判定するテストがある．この比 較からIDDQテストの特徴を見てみる． 2.2.1　IDDQテストは速効テストである 図 5 は故障検出の状態を示す図である．機能テストは LSI 内部に生じた故障信号がクロック信号（論理の伝搬を指令す る信号）に同期して出力端子に伝搬するという時間のずれを 伴うテストである．対する IDDQテストは入力信号に同期して 故障箇所に発生するリーク電流（注 1）_{が電源端子から直接電流} 異常として検出される速効性を持つテストである． この相違は何か？回路は大きく分けて組合せ回路と順序回 2 GND VDD GND VDD GND VDD H H L L 中間電位 Vout( 出力 ) IDD （電源電流） VDD 0 Vin(入力） 0 VDD IDD

図

2

図 2　インバータ回路の Vin-Vout/IDD特性と回路動作の関係 3 IDDT 正常 IDDQ値 Abnormal IDDQ

Strobe Pattern late

Time IDD （電源電流） ０ Normal IDDQ

図

3

図 3　オシロスコープによる電源電流波形（Strobe( ↑ ) は IDDQ値の計測点信号） Clock ( ：ストローブ信号) Clock D Q _{規格上限値} D ( ：ストローブ信号) TPN IDD 規格上限値 IDD

time

規格上限値 テストパタンに依存しない_IDDQ異常 I 異常値 IDD Q TPN IDD

time

IDDQ異常値

time

テストパターンに依存する_IDDQ異常 1 図 4 　IDDQ異常を示す二つのモード 5 1 1 0 0 1 1 ･････ H IDDQ異常 論理故障 故障信号の伝搬 による時間差 TPN 出力 論理 IDD Q 故障箇所 故障伝搬 リーク GND VDD INPUT OUTPUT

図 ５

図 5　LSI 故障の検出としての論理と電流情報の比較 （注 1）本誌が準拠している文部省（文部科学省）学術用語集電気工学編では「漏れ 電流」となるが，本編では，著者の希望により一部「リーク電流」を用いている．

295 路の組合せで構成される．前者は入力に対して出力論理が直 接出力するのに対して，後者はクロック信号に同期して入力 信号が“入力→保持→出力”するという複数回の指令にて論理 が伝搬する回路である．そのため，LSI 内部に故障が発生し たとき，故障に伴う論理は出力に至る伝搬経路中の順序回路 の回数分のクロック信号が入力されなければ故障論理として 出力端子に出力しない．これに対して，IDDQテストは故障に 伴う貫通電流網が形成され電流が流れる．このことから IDDQ テストは故障を検知すべく速効性を有するといえる． 2.2.2　IDDQテストはほとんどの論理異常を検知する 図 6 は IDDQテストと機能テストによる故障検出状態を示す 図である（3）_{．ここで機能テストは I} DDQ以外の 3 項目のテスト （At-Speed Function, Stuck-at-Scan, AC-Scan）を総称する．この 結果，全故障数に対するIDDQテストの検出率は97.8 %であり， 機能テストによる検出数に対しても97.6 ％がIDDQテストで検 出されている．すなわち，IDDQテストはほとんどの論理異常 を検知できるといえる． この理由はまず，IDDQ異常を伴う回路（ゲートやセル単位） の出力電圧値は貫通電流網を形成するオン状態の Tr のイン ピーダンス分割比で決定される．そのため次段回路への論理 はその出力電圧値がたとえ中間電位でもしきい値に対し高い か低いかで決定される．その結果，しきい値に対する出力電 圧値の高低が正常状態のそれと同じならば正常，異なるなら ば異常となる．IDDQ異常でも論理の正常／異常が存在するた めである． では，論理故障でありながら IDDQ異常を伴う故障にはどの ようなモードがあるか？図 7 に 0.5μm 設計ルール品，3 層配 線構造を有する故障LSI 52個に対する故障モードの割合を示 す．その結果，全体の75 %が配線故障であり，更に配線故障 中の50 %がビアオープン故障，30 %が隣接配線間ショート， 20 %が配線オープン故障であった．そして，現在の微細化， 多層配線構造化しているDSM LSIはこれらの割合が更に増加 しているといえる（4）_． 2.2.3　IDDQテストは機能テストを補完する 上述した IDDQテストは大部分の論理異常を網羅することか ら機能テストを補完するといえる．図 8 は IDDQテストが機能 テストを補完することを説明する図である（5）_{．図はY軸を故}

障取り残し率（Reject Rate in Ppm），X 軸を故障検出率（Fault Coverage）としたある LSI の機能テストの結果に対し，IDDQテ ストを追加したときの効果を示す． 機能テストから見た故障検出率と故障取り残し率の関係は 76 %で 6,000 ppm，92 % で 1,000 ppm を示している．ところ が故障検出率が 76 % でも１パターンの IDDQテスト（トグル率 28 %）の追加で 3,000 ppm，10 パターンの IDDQテスト（トグル 率80 %）の追加で1,000 ppmと機能テストの故障検出率79 %， 92 %に相当する効果を示している． 一般に故障検出率の約 80 % ぐらいまでは CAD を用いて簡 単に達成できるが，それ以上は技術者のスキルに依存した大 幅な工数を必要とするといわれている．このような追加工数 に代わってIDDQテストは有効であるといえる． 以上 IDDQテストは機能テストに対して① IDDQテストは速効 性を有する，② IDDQテストはほとんどの論理異常を検出可能 である，③ IDDQテストは機能テストを補完するという特徴を 有する有用なテスト法であるといえる． 6

236

5

2

73

14

7

7

7

2078

665

12

18

16

Stuck-at-Scan

AC-Scan

At-Speed

Function

I

DDQ

=97.8%

IDDQ

図

6

図 6　IDDQテストと機能テストによる故障検出状態図 7 Gate Si-penetration Via Particle Pin-hole Open Via-open : 35% Bridge : 25% Line-open : 15% Pattern destroy : 10% Pin-hole, SiO2-destroy et al. : 15%

Line-Fault : 75%

LCを用いた異常発熱箇所の故障モードの分類 (〜0.5μm デザインルールLSI)

図

₇

図7　論理故障でありながらIDDQ異常を伴う故障モードの割合 8 0 No IDDQ 1000 2000 6000 5000 4000 3000 76 80 84 88 92 96 Fault coverage in % Reject rate in ppm 1(28%) 5(68%) 10(80%) は故障検出率76%でのIDDQテスト導入時の故障取り残し率 ↑ は機能テストでこの故障取り残し率を確保するため故障検出率 IDDQテスト数1,5,10に対する (%)は機能テストの故障検出率76%に おけるトグル率を示す．

図

₈

図 8　IDDQテストが機能テストを補完する説明図

296 IEICE Fundamentals Review Vol.5 No.4

3．LSI の進展による I

DDQ

値の変化

図 9 は正常品の IDDQ値に対する故障を内蔵する IDDQ異常値 との比の変化を，年代の進行に対して示すグラフである．式 （1）に示すように正常 IDDQ値（I（g））に対する故障品 IDDQ値（I （f））の差分を I（g）で割った指数を α と置くと以下の式で表 される． α={ I（f）－I（g）}/I（g） （1） 1996年，αは1,000 %以上であったのが2007年では0.00 % 以下とほとんど区別ができないオーダになるという予想であ り，LSIはほぼこの予想に沿って変化してきた（6）_． 図10はその変化をIDDQ値の分布でイメージ化したものであ る．故障に起因して発生する IDDQ異常値は数 μA ～数十 μA でありデザインルールに余り依存せずほぼ一定であると考え る．初期の頃（デザインルールが緩やかで小規模な回路構成） の正常な CMOS LSI の IDDQ値はマイクロアンペアオーダ以下 とほとんど無視できるため上限値を設定してテストを行って いた．しかしデバイスの進展とともにオフリーク電流（サブ スレショルドリーク電流，ゲート起因のドレーン電流，ゲー トリーク電流などから構成）と呼ぶ微細化に伴い増加する電 流と大規模化に伴うTr数の増加の積算により数m ～数百mA と初期より 4 ～ 5 桁以上となり，故障起因の IDDQ値を完全に 被ってしまい，IDDQ異常の識別は困難になってきた．

4．選別（テスト）への適用

LSIのテストは図9に示すIDDQ異常の識別感度から，α値が 0.1以上のときは単純比較により良品／不良品を判定してい た．しかし，0.1以下となると単純比較での識別が困難となり， 欠陥起因のリーク電流値を顕在化させるために統計処理を用 いた比較方式が開発された．代表的な方式にDelta-IDDQ方式と IDDQ- Ratios方式がある．更に，α＜0.01となると比較では識 別が困難となり電流波形の分析による IDDQテスト法が開発さ れた．代表的な方式に DECOUPLE 法と呼ぶ相関係数を用い たテスト法や IDDスペクトル（IDDS）法と呼ぶフーリエ変換を 用いた方式がある．以下にこれらの方式を説明する． 4.1　Delta-IDDQ方式（7） この方式は１個の被測定 LSI に対して X 軸にテストパター ン番号（TPN）Y軸にTPN間の差分（△IDDQ）をプロットするこ とで，TPN ごとの△ IDDQ値の変化をグラフ化し，良品のそれ と比較し，IDDQ異常の有無を検出する方式である．ここで， △IDDQ値は式（2）より算出される．

△IDDQ（i）＝IDDQ（i）－IDDQ（i-1） （2） IDDQ（i）: TPN（i）におけるIDDQ値 図 11 に示すように IDDQ値の出現頻度をプロットする方式（図 中 a）に比べて，△ IDDQ値のそれ（図中 b）は前後の IDDQ値の変 化分の分布形状をベースとするため IDDQ異常値の識別感度が 向上する．そして，この分布の3σ（任意）以内を正常とする ことで良／不良を判定する． 4.2　IDDQ-Ratios 方式（8） この方式は図12に示すようにIDDQ値の最大値と最小値の比 が一定とする条件の下で LSI ごとに最小値に対する最大値を 9 1358% 1995 1998 2001 2004 2007 1 10 100 0.1 0.01 22.1% 0.08% 0.68% α(%) 1000 2010 統計処理を用いた比較方式 電流の波形分析による識別方式 比較方式の限界

図

₉

Year 図 9　年代の進行に対する IDDQ異常の識別感度 10

I

DDQ

(A)

頻度

正常品

故障起因

I

_DDQ

値

10

-6

₁₀

-5

₁₀

-4

₁₀

-３

₁₀

-2

図

10

図 10　正常品と故障起因 IDDQ値の分布関係図 11

図

11

0

I

DD Q TPN

∆

I

DD Q TPN 0

mean

3σ

Upper limit outliers #units Upper limit outliers #units

（

_a）

（

_b）

図 11　Delta-IDDQ方式

297 IEICE Fundamentals Review Vol.5 No.4

算出しこの値を超えるLSIを不良と判定する方式である． フローは，①良品 LSI 群から IDDQ値の X 軸に最小値，Y 軸 に最大値を割り当てた散布図を作成，②回帰直線から大きく 外れる点を削除，③回帰直線の勾配（Slope）を算出，④被測 定LSIに対してIDDQ（min）値を基準に，min値に勾配を掛けた 値を IDDQ（max）値として算出，⑤実測した IDDQ（max）値と比 較しこれを超えた LSI を不良と判定する手順である．実際は プロセスのばらつきを考慮して計算上の max 値と実測の max 値の誤差から標準偏差 σ を求め，±3σ 値を Upper ／ Lower しきい値と設定することで幅を持たせる工夫を行っている． 4.3　DECOUPLE 法（9） 図13は以下に定義する電流値の説明図である．正常品は式 （3）に示すように，各 TPN（i）ごとの IDDQ値（IG（i））は，その

平均値（IG）に TPN（i）ごとの係数（t（i））を積算した関係にあ

るとする．

IG（i） = t（i）･IG （3）

欠陥を有する LSI の TPN（i）ごとの IDDQ値（IT（i））は式（4）に

示すように，正常品のIDDQ値（IG（i））にプロセスのばらつきに

起因した LSI 全体を押し上げる IDDQ値（IS）及び，ランダム欠

陥に起因するIDDQ値（IR（i））の合計として定義される．

IT（i）=IG（i）＋IR（i）＋IS （4） 合否判定は上記の定義を基に，図14に示すように正常品とテ

スト品の 2 個の LSI に対し TPN ごとに IDDQ値を取得し，散布 図を作成することで回帰直線式と相関係数を求める． その結果を基に ① 2個のLSI間の相関係数　r2_{＞0.95（任意値）　の条件で} ランダム欠陥に起因するIRの存在するLSIを取り除く． ② 散布図の勾配（a）と2個のLSIの平均値の比（R）を用い て 0.97･a ＜ R ＜ 1.03･a（任意値）の条件で LSI 全体を押 し上げる大きなIS値を有するLSIを取り除く．

以上①と②を満足する被検査LSIを良品と判定する．図15は

IDDQ (max )=Slope･IDDQ(min)

R j t x) ±_3σ DDQ ( ) p DDQ( ) Reject IDDQ (ma x ±_3σ I ( i ) D D Q D D Q D D Q IDDQ(min) TPN ID TPN ID TPN ID 2 図 12　IDDQ-Ratios 方式

13

random起因故障

I

_R

I

Ｇ

I

Ｔ

I

_S

TPN

I

DDQ

I

Ｇ

: Golden sample current

I

T

: Test sample current

I

_S

: Standard defect current

I

R

: Random defect current

図

13

図 13　電流値の定義

Y

Y=aX+(Y-aX)

Y

の

I

DDQ

値

Y

a=C/σ

(X)2

r =C/σ σ

(X) (Y)

被

検査

LSI

の

X

( ) ( )

X

正常

_LSIのI

_DDQ

値

被

散

相

係数

値

C :共分散、r :相関係数、X,Y ：平均値

a :回帰直線勾配、σ：偏差

3

図 14 正常品と被検査品の IDDQ値に対する散布図から 算出する回帰直線式と相関係数 15 0.97 x 勾配 R=（正常品IDDQ値の平均値）／（被検査品IDDQの平均値） 1.03 x 勾配 正常LSIのIDDQ値 y = 1.0065x + 0.4932 r2_=0.998 ① a 被検査 LSI の IDDQ 値 0.98 1.02 1.04 ② 正常LSIのIDDQ値 0.98 1.04 ① c 被検査 LSI の IDDQ 値 1.06 ② y = 1.0065x + 1.9932 r2_=0.998 正常LSIのIDDQ値 y = 0.9694x + 2.4204 r2_=0.821 0.94 0.10 ① b 被検査 LSI の IDDQ 値 1.04 ②

図

1５

図中に示す値は下記に示す算出値である 15 0.97 x 勾配 R=（正常品IDDQ値の平均値）／（被検査品IDDQの平均値） 1.03 x 勾配 正常LSIのIDDQ値 y = 1.0065x + 0.4932 r2_=0.998 ① a 被検査 LSI の IDDQ 値 0.98 1.02 1.04 ② 正常LSIのIDDQ値 0.98 1.04 ① c 被検査 LSI の IDDQ 値 1.06 ② y = 1.0065x + 1.9932 r2_=0.998 正常LSIのIDDQ値 y = 0.9694x + 2.4204 r2_=0.821 0.94 0.10 ① b 被検査 LSI の IDDQ 値 1.04 ②

図

_1５

図中に示す値は下記に示す算出値である 図 15　相関係数を用いたテスト法による実施例

298 IEICE Fundamentals Review Vol.5 No.4 ｘ軸に正常品，y 軸に被検査品の IDDQ値をプロットした散布 図である．①，②条件を用いて判定した結果，図aは良判定， 図 b は①②をクリアしない，図 c は②をクリアしないとして 不良判定された例である． 4.4　IDDスペクトル（IDDS）法（10），（11） この方式はスイッチング時に流れる過渡電流（IDDT）と静止 電流（IDDQ）とからなる電源電流（IDD）波形をフーリエ変換（FT: Fourier Transformation）することで算出される周波数成分ごと の係数（PS: Power Spectrum）を用いて良品と不良品を識別す る方式である． 図16はIDDS法の説明図である．①テストパターン全体の測 定時間を T とする IDD波形を取得する．②取得した IDD波形を 量子化処理する．③FT処理により1/ Tを基本周波数とする複 数の周波数成分からなるPSを算出する． 図17は実施例である．選別テストでパスしたが実機テスト で不合格となった不良品 2 個を含む 20 個の LSI による IDDSテ スト結果を示す．表示は１回のサンプリング時間（T）を基本 周波数（1/ T）とした15次までの周波数のPS値を示している． 実機テスト不合格品 2 個（点線）が合格品 18 個（実線）のスペ クトル形状と異なっていることが分かる．ここで，15次まで とした理由は以降の次数の大半が雑音や形状ばらつきに依存 するためである． 以上，電源電流を用いたテスト方法に関して述べた．IDDQ は論理の静止状態における電源電流であり，初期の CMOS LSIは正常状態でほとんど電流が流れないことから故障に伴 うリーク値との識別は容易であった．しかしDSM化に伴う技 術の進展は IDDQ値を用いた故障の識別を困難とした．それに 伴い，異常の発生有無の差分比較から，Delta-IDDQ方式，IDDQ -Ratios方式と呼ぶ統計処理による差分の顕在化方法による延 命策そして，電源電流の波形の相関係数や FT 処理を用いた 数理統計処理することで異常の有無を顕在化するテスト方式 へ進んできた．

5．故障診断への適用

（12），（13） 2．にてIDDQの特徴はLSI故障が論理異常と同時にIDDQ異常 （リーク故障）を伴い，この大半が配線系の故障であることを 示した．LSI の進展に伴い，IDDQ異常値とテストパターン番 号（TPN）間の識別が困難になってきている状況にあって，故 障診断はこの IDDQの特徴を用いるものであり，論理情報と組

合せることでSPICE （Simulation Program with Integrated Circuit

Emphasis）に対して同程度の診断精度と高速処理時間を実現 している． 5.1　診断 手順はまず公知の方式で絞り込まれたセルや回路網をTrレ ベルのレイアウト構成に展開し，リーク故障を発生する可能 性のある箇所を故障候補として特定する．次に，図18に示す ように順次これらの候補を回路に埋め込みこの候補を介して 生成される貫通電流回路網を特定する．診断はこの貫通電流 網を構成する各Trのインピーダンス値（Z）を算出し，この貫 通網のノードの電圧値を特定する．そして，この算出した出 力結果が実際の故障論理と一致する箇所を確度の高い故障候 補として特定する手順である． ここで，図19に示すようにレイアウト上に見られるIDDQ異 常を伴う故障候補の大半は隣接配線，交差配線及び，Via（配 線層間のつなぎ）である（14）_{．診断する対象はこれらの欠陥に} つながる Tr となる．以上のデータは CAD データを用いて特 定する．インピーダンス値Zは図20に示すようにTrのVDS-IDS 特性上のゲート電圧値により決定される動作点より算出され 16

I

_DD

I

_DD

Time

Time

Frequency

1/T 2/T 3/T

FT

Sampling

Measurement

PS

T

図

16

図 16　IDDS 法 17 -60 -70 -80 -90 -100 1/T 3/T 5/T 7/T 9/T 11/T 13/T 15/T Power(dBm) -50 良品 不良品

図

₁₇

Number of harmonic frequency (T:Test time)

図 17　IDDS 法による実施例 18 P1 P2 N2 N3 OUT GND VDD 診断対象に故障回路 Zで構成した貫通電流網 OUT P1 In1 N1 P2 P3 N2 N3 GND GND VDD Short故障 In2 “1” “0” L1 変換 図 ₁₈ 図 18 埋め込んだ故障候補により構成された貫通電流網と 抵抗体としての Tr（故障候補は L1 と OUT ライン配 線間）

299 解析は図22に示すようにvia_0025内のプラグ金属が充填でき ず空洞となるオープン故障であることを示した． 不安定動作を確認するために論理シミュレーションを実行 した．その結果，同一入力論理でありながら前後の論理の組 合せから異なる論理を出力する，実故障出力と同じ状態を検 証できた．診断実行時間（SUN Blade2000 Ultra-SPARC-III+ 1.2

GHz使用）は約１分であり，同じ環境でのHSPICEの診断時間 に比べて1/100であった． 以上，診断は LSI 故障の大半が IDDQ異常を伴い，故障モー ドの大半が配線系の欠陥であることからこれらの特徴から特 定された故障候補と論理故障情報を組み合せることで確度の 高い故障候補を特定することができる．診断方式は電圧値 ベースにより故障候補を特定する用途のみに沿った簡易な診 断方法であり，SPICEと同等性能ながら処理時間が1/100以下 という高速処理が可能である．

6．まとめ

以上，電源電流を用いた LSI の評価方法を述べた．評価に は故障解析，テスト，故障診断がある．故障解析は本稿で記 載しなかったが IDDQ異常がもたらす異常発熱，異常発光，異 常電流という物理現象を利用することで故障箇所を特定する 有力なツールとなっている． 一方でテスト，診断に関しては電源電流は論理情報に比べ て速効性があり，検出感度が優れているという利点があり， 評価情報として広く用いられてきた．しかし DSM 化に伴う デバイス技術の進展は IDDQ値を用いた故障の識別は厳しくな りかけた． る Z 値及び，Tr 形状（L（ゲート長）／ W（ゲート幅））の Z 値 を用いて決定する． 5.2　適用事例（15），（16） サンプルはDSMを有するCMOS LSIである．公知の絞込み により検出されたエリア内に故障の可能性の高い論理回路集 合を検出した．回路は 4INPUT AND-OR（4inAO）で構成する 回路である．図21に回路図及び，レイアウト図を示す． 故 障 は 端 子（A0 A1 B0 B1）へ の 入 力 論 理（0011），（1011）， （1100），（1110）に対して各々 94 %，82 %，0 %，78 %の割合 で異常となる不規則な出力論理を示した．この回路のレイア ウトデータから故障候補を特定した．候補は隣接ネット対： 11箇所，交差ネット対：14箇所，ビア：8箇所であった． これらの候補に対して診断を実施した．その結果，VDD（電 源配線）を介して PchTr（M2，M3）に接続するビア via_0025 （回路上の素子番号）がこの不規則な論理を示す故障候補とし て特定された（図 21）．FIB（Focus Ion beam）による断面構造

19

交差配線

Via

隣接配線

図

19

図 19　レイアウト図より特定した故障候補 20 VDS IDD

PchTr

NchTr

Vout Vin

|

Δ

_Vout/

Δ

_Vin|=1

|

Δ

_Vout/

Δ

_Vin|=1

Z

N

Z

P

図

20

図 20　VDS-IDS特性上の動作点で決定される Z 値の様子 21 Ｍ１ Ｍ２ Ｍ１０ Ｍ５ Ｍ８ Ｍ９ Ｍ３ Ｍ４ Ｍ６ Ｍ７ B0 B1 GND VDD A0 A1 OUT Open （Via_0025） A0 B0 A1 A1 B1 OUT M1 M2 M3 M4M5 M6 M7 M8 M9 M10 VDD GND Via_0025 図 21 図 21　4inAO の回路図及び，レイアウト図

22

図

22

Open-via_0025

Normal

300 IEICE Fundamentals Review Vol.5 No.4 テストに関してはこれまでの差分比較から，差分の顕在化 の工夫による延命策そして，電源電流波形を数理統計処理す ることで異常の有無を顕在化する解析法へ進んできた． 診断は IDDQ異常の特徴からの特定される欠陥候補を回路に 埋め込み論理シミュレーションすることで算出される出力値 と実故障が一致する候補を確度の高い故障候補とできる．更 に，この簡易な方法は SPICE と同等性能ながら処理時間が 1/100以下という高速処理が可能となる． そして，今後も進展を続ける LSI に対して電源電流は使用 上の困難さに突き当たるたびに，新たな工夫や技術で克服し ていけると考える．なぜなら，これほど捨て難い利用価値の ある物理量はないからである． 以下に三つの観点（設計，測定法，装置の改善）からの工夫 を述べる． 6.1　設計

DFT（Design For Test）は設計段階からテストが容易となる 工夫を回路上に組み込むことで効率的なテストを確立する概 念である．そして，微細化と大規模化に対する工夫がある． 前者の微細化に対する DFT 設計はサブリーク電流（特に， サブスレショルド電流）の低減のための設計である．これは キャリヤが流れにくい方向にバイアスをかける基板バイアス 効果の導入であり，各種の報告がなされている．後者は大規 模化対策である．LSI 全体に流れる電源電流を測定するから 大きな電流値となり，故障検出が困難となる．パーツ回路ご とに測定できれば少なくとも区分数の 1 のオーダで測定が可 能となる．図23はその区分を示す概念図であり，エリアごと の VDD供給源にスイッチ（SW）を設け，測定に必要なときは センサを介して電源を供給できるようにする．故障の有無を 見るには同一形態で正常との比較を行えばよいため，センサ の精度にこだわる必要はない． 6.2　測定法 これまで開発されてきた測定法に含まれるが IDDQシグネ チャの並べ替えと低温化測定がある． 前者はテストパターン番号順の IDDQシグネチャを昇順に並 べ替えることで，各エリア特有の IDDQ値を取得する．そして 各エリアごとに評価することで精度の向上を図ることが可能 である． 後者は低温化によるテストである．DSM化したLSIは発熱 が大きく，このエネルギーは電源電流の乱れに発展していく． そして，測定時間とともに IDDQ値を変動させていく．低温化 により雑音低減が図れ，より安定したIDDQ値を取得できる． 更に，加速試験による IDDQ値のモニタ選別テストがある． 実用上の観点から離れるが電圧加速や熱加速により劣化の進 行を早めることと変動の顕在化を行うことを目的とする． 6.3　装置の改善 上記以外に装置の工夫が上げられる．まず，電源系の雑音 低減が最重要である．これには装置による熱やパスコンから のリーク電流，更にはオフリーク電流の低減策などがあり対 応が望まれる． また，テスト単独ではなく物理現象の組合せは最適である． 故障箇所の物理現象を特定する利点は欠陥箇所からの漏れ電 流を観察し，箇所を特定できることであり，LSI 全体に流れ る電源電流に無関係である．現在，優れた観察技術やソフト ウェアとのリンクが実用化されている．これらの技術を量産 選別に組み込めるかが課題となる． 文　　献 （1） 眞田　克 , “IDDQを用いた CMOS-LSI のテスティング・故障解 析・故障診断,”日本信頼性学会誌, vol. 24, no. 8, pp. 711–729, Nov. 2002. （2） LSI テスティングハンドブック , LSI テスティング学会（編）, pp. 17–22, オーム社, 東京, 2008.

（3） P. Maxwell, I. Hartanto, and L. Sentz, “Comparing functional and structural tests,” International Test Conference, pp. 400–407, Atlantic City, NJ, USA, Oct. 2000.

（4） M. Sanada, “Evaluation and detection of CMOS-LSI with abnormal IDDQ,” Microelectron. Reliab., vol. 35, no. 3, pp. 619–629, March

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（5） P. Maxwel, “The use of IDDQ testing in low stuck-at coverage

situations,” VLSI Test Symposium, pp. 84–88, Princeton, New Jersey, USA, April–May 1995.

（6） T.W. Williams, R.H. Dennard, R. Kapur, M.R. Mercer, M. Maly, “IDDQ test: sensitivity analysis of scaling,” International Test

Conference, pp. 786–792, Washington, DC, USA, Oct. 1996. （7） A. C. Miller, “IDDQ testing in deep submicron integrated circuit,”

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（8） P. Maxwel, P. O. Neil, R. Aitken, R. Dudey, N. Jaarsma, M. Quach, and D. Wiseman, “Current ratios: A self-scaling technique for production IDDQ testing，” International Test Conference, pp. 738–

746, Atlantic City, NJ, USA, Sept. 1999.

（9） Y. Okuda, “DECOUPLE:Defect current detection in deep submicron IDDQ,” International Test Conference, pp. 199–206,

Atlantic City, NJ, USA, Oct. 2000.

（10） 坂口和宏 , “スペクトル解析による IDDQ異常高速検査手法 ,”

LSIテスティングシンポジウム会議録, pp. 197–202, Nov. 1997. （11） K. Sakaguchi, “An application of IDD spectrum testing method to

the fault analysis,” Proc. Asian Test Symposium, p. 127, Fukuoka, Japan, Nov. 2006.

（12） M. Sanada, “Voltage-based fault path tracing by transistor operating point analysis,” Microelectron. Reliab., vol.48, Special Issues, 19th European Symposium on Reliability of Electron Devices, Failure

通路切換

SW

_V

_DD

電流

センサ

回路

GND

23 図 23　LSI を分割したパーツ回路ごとの測定図

301 Physics and Analysis, pp. 1533–1538, Maastricht, Netherland, Sept.

2008.

（13） 眞田　克 , 則松研二 , “スイッチング・レベル・シミュレー ションを用いた組み合わせ回路内故障箇所の特定,” LSIテス ティングシンポジウム会議録, pp. 235–240, Nov. 2004. （14） M. Sanada, “Layout-based detection technique of line pairs with

bridging fault using IDDQ,” IEICE Trans. Inf. & Syst., vol. E87-D,

no. 3, pp. 557–563, March 2004.

（15） M. Sanada and Y. Yoshizawa, “Fault diagnosis technology based on transistor behavior analysis,” Microelectron. Reliab., vol. 46, Special Issues, 17th European Symposium on Reliability of Electron Devices, Failure Physics and Analysis, pp. 1533–1538, Wuppertal, Germany, Oct. 2006.

（16） 吉澤　豊 , 則松研二 , 佐藤康夫 , 二階堂正人 , 眞田　克 , “ス イッチング・レベル・シミュレーションを用いたセル内故障 診断技術－故障動作と診断精度の検証－,” LSIテスティング シンポジウム会議録, pp. 231–236, Nov. 2005. （R研究会提案　平成23年12月2日受付 　　 平成24年1月13日最終受付） 眞田　克（正員） 　昭 46 東京電機大 ･ 工 ･ 応物卒．平 12 阪大大学院博 士課程了．昭 46 日本電気（株）入社．LSI 事業部及び、 デバイス評価技術研究所，NECエレクトロニクス（株） 移籍．テスト評価技術開発事業部にて LSI 故障解析 ･ 診断技術の研究開発に従事，半導体理工学研究セン ター主任研究員兼務，現在，高知工科大システム工学 群教授．工博．平 3 オーム技術賞，平 4 科学技術庁長 官発明奨励賞，平14IEEE-ISSM Best Poster Award，平 15STS-Award，平 15REAJ 高木賞各受賞．著書「電子 ･ イオンビームハンドブック」（分担），「半導体用語大 辞典」（分担），「LSIテステイングハンドブック」（分担） など．