Cyclone Vデバイスのトランシーバ・アーキテクチャ、Cyclone Vデバイス・ハンドブック、Volume 2、第1章

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CV-53001-1.1

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Cyclone V デバイス・ハンドブック

ISO 9001:2008 Registered

この章では、Cyclone^®V GXのトランシーバ・アーキテクチャ、クロッキング、チャネル、チャネル結合、およびトランスミッタとレシーバのチャネル・データパスについて説明します。

Altera^® 28 nm Cyclone Vデバイスは、3.125 Gbpsでの最小消費電力の要件を持っているトランシーバを提供しています。これらのトランシーバは、幅広いプロトコルおよびデータ・レート標準に対応しています。

Cyclone Vデバイスは、614 Mbps～3.125 Gbpsの間のシリアル・データ・レートを持っている最大12個のトランシーバ・チャネルを内蔵しており、最大4個の結合チャネルを持つPCI Express^®（PCIe^®）ベース仕様1.1のバックプレーン対応のトランシーバをサポートします。

Cyclone Vのトランシーバ・チャネルは、フィジカル・コーディング・サブレイヤ

（PCS）およびフィジカル・メディア・アタッチメント（PMA）レイヤを備えた全二重CDRベースです。

f PHY IPおよび使用方法のガイドについて詳しくは、 Altera Transceiver PHY IP Core User

Guideを参照してください。

この章は、以下の項で構成されています。

■ 1–2ページの「アーキテクチャの概要」

■ 1–5ページの「PMAアーキテクチャ」

■ 1–29ページの「PCSアーキテクチャ」

■ 1–54ページの「チャネル結合」

■ 1–55ページの「PLLの共有」

June 2012 CV-53001-1.1

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アーキテクチャの概要

図 1–1に、Cyclone Vデバイスの左側にあるトランシーバの位置を示します。

Cyclone Vデバイスのエンベデッド高速クロック・ネットワークは、トランシーバ用

の専用クロッキング接続を提供しています。また、トランシーバをクロックするためにPMAおよびPCS間に小数PLLを使用することもできます。

Cyclone VデバイスのエンベデッドPCIeハードIPは、以下のPCIeプロトコル・スタックを実装します。

■ 物理インタフェース/メディア・アクセス・コントロール（PHY/MAC）レイヤ

■ データ・リンク・レイヤ

■ トランザクション・レイヤ

エンベデッド・ハードIPは、重要なFPGAリソースを節約し、デザイン・リスクを低減して、タイミング・クロージャを達成するのに必要な時間を低減します。ハードIPは、Gen1の送信データ・レート用のPCIeベース仕様1.1に対応しています。

f トランシーバ用の高速クロック・ネットワークおよび小数PLLの使用について詳しくは、 Transceiver Clocking in Cyclone V Devicesの章を参照してください。

図 1‒1. Cyclone V デバイスのトランシーバの基本的なレイアウト⁽¹⁾

図 1–1の注：

(1) この図は、トランシーバを備えたCyclone Vデバイスを示しています。他のCyclone Vデバイスでは、ここに示すものとは異なるフロア・プランを持っていることがあります。

I/O, LVDS, and Memory Interface I/O, LVDS, and Memory Interface

I/O, LVDS, and Memory Interface

Transceiver PMA Blocks Fractional PLLs Hard PCS Blocks Fractional PLL

Fractional PLLs

PCIe Hard IP Blocks

Hard Memory Controller Hard Memory Controller

Core Logic Fabric and MLABs

Variable-Precision DSP Blocks M10K Internal Memory Blocks Distributed Memory

Transceiver PMA Transceiver

PMA Transceiver

PMA

Hard PCS Hard PCS Hard PCS

Clock Networks

Transceiver Individual Channels

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f PCIeハードIPブロック・アーキテクチャについて詳しくは、 IP Compiler for PCI Express

User Guideを参照してください。

Cyclone V のトランシーバ・バンク

Cyclone Vのトランシーバは、3つのトランシーバ・バンクおよび6個のトランシー

バ・チャネルにグループ化されています。トランシーバ・バンク境界の位置は、クロッキング・リソース、結合チャネル、およびフィッティングにとって重要です。

図 1–2～図 1–5に、Cyclone Vデバイスでのトランシーバ・バンクの位置を示します。

いくつかのパッケージでは、総トランシーバ数は低減されます。

図 1‒2. 3 個のトランシーバ・チャネルおよび 1 個の PCIe ハード IP ブロックを備えた Cyclone V GX デバイスでのトランシーバ・バンクの位置

GXB_L0

Devices Available Number of Channels Per Bank

Transceiver Bank Names

PCIe Hard IP Ch 2

Ch 1 Ch 0

5CGXC3

GXB_L0 PCIe

Hard IP Ch 5

Ch 4 Ch 3 Ch 2 Ch 1 Ch 0

5CGXC4 5CGXC5 5CGTD5 PCIe

Hard IP

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Cyclone V GXトランシーバ・チャネルは、高速シリアル・インタフェース用の全二重物理層の実装によって、独立して同時に動作できるトランスミッタおよびレシーバで構成されています。

チャネルのトランスミッタおよびレシーバは、PMAセクションおよびPCSセクション内に構築されています。

■ PMA—FPGAをシリアル伝送媒体に接続するためにシリアル・データをパラレル・

データに、またその逆に変換します（1–5ページの「PMAアーキテクチャ」を参照）。

■ PCS—物理媒体を介した伝送用としてパラレル・データを準備します。またはハード・デジタル・ロジック実装を使用してデータを元の形式に復元します

（1–29ページの「PCSアーキテクチャ」を参照）。

GXB_L0

PCIe Hard IP Ch 5

5CGXC7 GXB_L1

PCIe Hard IP Ch 2

Ch 1 Ch 0 Ch 1

GXB_L0

PCIe Hard IP Ch 5

5CGXC9

GXB_L1

PCIe Hard IP Ch 5

(6)

Cyclone V のトランシーバ・チャネル

Cyclone Vのトランシーバ・チャネルは、FPGAファブリックを使用して以下のインタ

フェース手法をサポートしています。

■ 直接手法—PCIeインタフェース用のPIPEインタフェースおよびPCIeハードIPブロックをバイパスします。

■ PIPEインタフェースおよびPCIeハードIPブロックを経由する手法—PCIeプロトコル・スタックのハードIP実装用です（PHY/MAC、データ・リンク・レイヤ、、およびトランザクション・レイヤ）。

図 1–6に、トランシーバ・チャネルのブロック図を示します。

マルチレーン・リンクを実装するために複数のチャネルを結合することができます。

PMA アーキテクチャ

PMAには、トランスミッタ・データパス、レシーバ・データパス、PLLチャネルからコンフィギュレーションされたクロック・マルチプライヤ・チャネル（CMU）

PLL、およびクロック・ディバイダが含まれています。PMAのアナログ回路および差

動OCTは、プロセス、電圧、温度の変化（PVT）を補正するキャリブレーション・ブロックを必要とします。

図 1–7に、Cyclone Vデバイスでのトランシーバ・チャネルのPMAのブロック図を示します。

各トランスミッタ・チャネルにはクロック・ディバイダが内蔵されています。トランシーバ・バンク内でのチャネルの位置に応じて、クロック・ディバイダには2つのタイプがあります。

■ チャネル0、2、3、および5—ローカル・クロック・ディバイダ

■ チャネル1および4—セントラル・クロック・ディバイダ

クロック・ディバイダは、クロック・ラインおよびCMU PLLからのクロックを使用して、トランスミッタ用のパラレル・クロック・ソースおよびシリアル・クロック・

ソースを生成し、オプションとしてレシーバPCS用のそれらを生成します。更に、

セントラル・クロック・ディバイダは、ローカル・クロック・ディバイダに比べて、

チャネルを結合するために使用されるクロック・ラインを供給します。

図 1‒6. Cyclone V デバイスのトランシーバ・チャネルのブロック図

図 1–6の注：

(1) 特定のトランシーバ・チャネルは、PCIeハードIPブロックへのインタフェースのみをサポートしています。詳しくは、1–3ページの図 1–2～1–4ページの図 1–5を参照してください。

Transceiver Channel

Transmitter PMA

Receiver PMA

Transmitter PCS

Receiver PCS PIPE Interface

Physical Transmission Medium PCIe Hard IP (1) FPGA Fabric

(7)

f PCIeハードIPトランシーバ・インタフェースについて詳しくは、 Altera Transceiver PHY IP Core User GuideのPCI Express PHY IP Coreの章、および IP Compiler for PCI Express

User Guideを参照してください。

チャネル PLL

Cyclone VのチャネルPLLは、それがCDR PLLとして使用されない場合、トランシー

バをクロッキングするためのCMU PLLとして独立してコンフィギュレーションすることがでいます。

1 チャネルPLLがCMU PLLとしてコンフィギュレーションされている場合、レシーバ用

のCDR機能は使用不可能です。トランシーバ・チャネルはトランスミッタとしてのみ使用できます。

1 Cyclone Vのトランシーバ・チャネルは、全二重動作をサポートします。CMU PLLは、

非アクティブ・チャネル1または4のチャネルPLLから供給されます。

f CMU PLLとしてコンフィギュレーションされている場合のチャネルPLLについて詳し

くは、 Transceiver Architecture in Cyclone V Devicesの章のCMU PLLの項を参照してください。

チャネル PLL のアーキテクチャ

LTRモードでは、チャネルPLLは入力基準クロックを管理します。PFDは、電圧制御オシレータ（VCO）出力と入力基準クロックのフェーズおよび周波数を比較します。

その結果、入力基準クロック周波数に与えられる適切なカウンタ（MまたはL）の値を使用して、PFD出力はVCO出力周波数を制御してデータ・レートを1/2にします。

ロック検出では、PLLが入力基準クロックのフェーズおよび周波数へのロックを達成しているかどうかを決定します。

LTDモードでは、チャネルPLLは受信されるシリアル・データを追跡します。

フェーズ検出器は、VCO出力および受信シリアル・データのフェーズを比較します。

その結果、フェーズ検出器の出力は、VCO出力を制御して継続的に受信シリアル・

データのフェーズにマッチさせます。

図 1‒7. Cyclone V デバイスでのトランシーバ・チャネルの PMA のブロック図 Transmitter PMA

Receiver PMA Physical

Transmission Medium

Serializer

Clock Divider Transmitter

Buffer

Receiver Buffer

From the Transmitter PCS or FPGA Fabric

High-speed Clock Networks

To the Receiver PCS or FPGA Fabric Deserializer

Channel PLL (CMU PLL

or CDR)

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CDR PLL としてのチャネル PLL

レシーバCDRとしてコンフィギュレーションされている場合、各チャネルPLLは独立して受信シリアル・データからクロックを復元します。シリアルおよびパラレルのリカバリ・クロックは、レシーバPMAおよびPCSブロックをクロックするために使用されます。

CDRはデータ・レートの全範囲をサポートしています。電圧制御オシレータ（VCO）

は、1/2のレートで動作します。VCOの後のL-カウンタ分周器（PD）は、CDRのデータ・レート範囲を拡張します。Quartus^® IIソフトウェアは、これらの設定を自動的に選択します。

CDRはLock-To-Reference（LTR）モードまたはLock-To-Data（LTD）モードで動作します。LTRモードでは、CDRは入力基準クロックを追跡します。LTDモードでは、CDR は受信シリアル・データを追跡します。

LTRモードでは、フェーズ検出器はアクティブではありません。CDR PLLが入力基準クロックをロックしている場合、CDR PLLをLTDモードに切り替えて受信シリアル・

データからクロックおよびデータを復元することができます。

LTDモードでは、PFD出力は有効ではなく、また、ロック検出ステータス・インジケータがランダムにトグルする原因となる可能性があります。拡張された期間に遷移する受信シリアル・データがない場合、CDR PLLをLTRモードに切り替えてリード・シリアル・データを待機する必要があります。

CDR PLLがデータをロックするのに必要な時間は、受信シリアル・データの遷移密

度およびジッタに応じて、また、レシーバ入力基準クロックとアップストリーム・

トランスミッタ基準クロックの間のppmの差に応じて異なります。CDR PLLがデータをロックして安定したリカバリ・クロックを生成するまでの間、レシーバPCSをリセット状態に保持する必要があります。

(9)

図 1–8に、チャネルPLLの主要なコンポーネントを示します。チャネルPLLは、LTR モードまたはLTDモードのどちらかの動作をサポートします。

1 チャネルPLLがCDR PLLとしてコンフィギュレーションされている場合のみLTR/LTDコントローラを使用します。

表 1–1に、チャネルPLLのカウンタに指定可能な値を示します。

図 1‒8. チャネル PLL のブロック図

図 1–8の注：

(1) PCIe^®コンフィギュレーションのみに適用可能です。

(2) CDR PLLとしてコンフィギュレーションされているときに適用可能です。

(3) CMU PLLとしてコンフィギュレーションされているときに適用可能です。

LTD Mode

LTR Mode Channel PLL

LTR/LTD Controller

Phase Detector

(PD)

Phase Frequency

Detector (PFD)

Charge Pump

&

Loop Filter

Voltage Controlled

Oscilator (VCO)

Lock Detect

/M /N

/L(PD)

/L(PFD) Up

Down

Up Down Manual Lock

Controls From Signal Detect Circuit (1)

rx_serial_data

rx_is_lockedtodata

rx_is_lockedtoref Recovered Clock to Deserializer (2)

Serial Clock (3) refclk

表 1‒1. チャネル PLL のカウンタ⁽¹⁾

カウンタ 説明値

N 入力基準クロック周波数をNファクタで除算してPFDにする

プリスケール・カウンタです。 1、2、4、8

M 入力リファレンス周波数以上のVCO周波数をMファクタで乗算してPFDにするフィードバック・ループ・カウンタです。

4、5、8、10、12、16、

20、25 L

（PFD）

VCO出力周波数をLTRループのLファクタで除算するVCOポ

ストスケール・カウンタです。 1、2、4、8

L

（フェーズ検出器）

VCO出力周波数をLTDループのLファクタで除算するVCOポ

ストスケール・カウンタです。 1、2、4、8

表 1–1の注：

(1) Quartus IIソフトウェアは、各トランシーバのコンフィギュレーションに適切なカウンタ値を自動的に選択します。

(10)

レシーバのパワーアップおよびリセット・サイクルの後、CDRは入力基準クロックにロックするまでLTRモードに保たれなければなりません。入力基準クロックにロックされると、CDRの出力クロックはコンフィギュレーションされたデータ・

レートと一致します。そして、CDRはLTDモードに切り替わって受信データからクロックを復元します。LTR/LTDのコントローラは、LTRモードおよびLTDモードの切り替えを制御します。

図 1–9に、CDR PLLとしてコンフィギュレーションした場合のチャネルPLLを示します。

Lock-to-Reference モード

LTRモードでは、CDRの中のフェーズ周波数検出器（PFD）がレシーバ入力基準クロックに追従します。PFDは、CDRのVCOを調整するチャージ・ポンプを制御します。Quartus IIソフトウェアは、データ・レートおよび選択された入力基準クロック周波数に応じて、CDR出力クロック周波数がデータ・レートの1/2になるように適切な/Mおよび/Lディバイダの値を自動的に選択します。pma_rx_is_lockedtorefステータス信号がアサートされると、CDRがレシーバ入力基準クロックのフェーズおよび周波数にロックされたことを示します。

1 フェーズ検出器は、LTRモードでは非アクティブであり、pma_rx_is_lockedtodataは無視されます。

Lock-to-Data モード

CDRは、通常動作中に受信シリアル・データからクロックを復元するためにLTD モードでなければなりません。LTDモードでは、CDRのフェーズ検出器がレシーバ・

バッファの受信シリアル・データに追従します。受信データとCDR出力クロックの間のフェーズ差に応じて、フェーズ検出器はVCOを調整するCDRのチャージ・ポンプを制御します。

図 1‒9. Cyclone V デバイスの CDR PLL Channel PLL

LTR/LTD Controller

Phase Detector

(PD)

Phase Frequency

Detector (PFD)

Charge Pump

&

Loop Filter

Voltage Controlled

Oscilator (VCO)

Lock Detect

/M /N

/L(PD)

/L(PFD) Up

Down

Up Down Manual Lock

Controls From Signal Detect Circuit

rx_serial_data

rx_is_lockedtodata

pll_locked Recovered Clock to Deserializer

Serial Clock refclk

(11)

1 PFD出力は、LTDモードでは無効です。pma_rx_is_lockedtoref信号はランダムに切り替わり、LTDモードでは意味を持ちません。

LTDモードに切り替えた後、pma_rx_is_lockedtodataステータス信号がアサートされます。受信データにロックして安定したリカバリ・クロックを生成するまで、CDR に最大1 msかかることがあります。実際のロック時間は、受信データの遷移密度およびレシーバ入力基準クロックとアップストリーム・トランスミッタ基準クロックの間のppm周波数差によって決まります。レシーバのPCSロジックは、CDRが安定したリカバリ・クロックを生成するまでリセット状態に保持しなければなりません。

自動ロック・モード

自動ロック・モードでは、LTR/LTDコントローラはCDRが入力基準クロックにロックするよう（TLRモード）に初期設定します。CDRが入力基準クロックにロックした後、以下の3つの条件が満たされると、LTR/LTDコントローラはCDRが受信シリアル・データにロックするよう（LTDモード）に自動的に設定します。

■ 信号スレッショルド検出回路が、レシーバ入力バッファに有効な信号レベルが存在することを示している。（PCIeコンフィギュレーションのみです。この条件は、

すべての他のコンフィギュレーションでtrueにデフォルトされます。カスタム・

モードでは、オプションで信号検出回路をオンにすることができます。

Assignment Editorを使用してスレッショルド電圧を選択します。信号検出回路お

よびカスタム・モードについて詳しくは、 Altera Transceiver PHY IP Core User Guide を参照してください。）

■ CDRの出力クロックが入力基準クロックに対し、コンフィギュレーションされているppm周波数スレッショルド設定の範囲内である（周波数ロック）。

■ CDR出力クロックと入力基準クロックのフェーズが約0.08 UI以内で一致している

（フェーズ・ロック）。

以下の条件のいずれかを満たしている場合、LTRモードからLTDモードへの切り替えは、pma_rx_is_lockedtodata信号のアサートによって示されます。

■ CDR PLL出力クロックおよび入力基準クロックの周波数が、コンフィギュレー

ションされているppm周波数スレッショルド設定の範囲内である。

■ CDR PLL出力クロックおよび入力基準クロックのフェーズが約0.08 UI以内で一致

している。

■ PCIeコンフィギュレーションのみ—信号検出回路は、PCI Expressベース仕様1.1で指定されるスレッショルド電圧以上の信号レベルの存在をレシーバ入力において検出する必要があります。

以下のいずれかの条件が満たされているとき、コントローラはCDR PLLをLTDモードからLTRモードに遷移させます。

■ CDR PLL出力クロックおよび入力基準クロックの周波数が、コンフィギュレー

ションされているppmスレッショルド設定を超えている。

■ PCIeコンフィギュレーションのみ—信号検出回路は、PCI Expressベース仕様1.1で指定されるスレッショルド電圧以下の信号レベルの存在をレシーバ入力において検出する必要があります。

拡張された期間への受信シリアル・データの遷移がない場合、CDR出力クロックは、

入力基準クロックと比較されたときに、コンフィギュレーションされているppmスレッショルドを超える周波数にドリフトする可能性があります。このような場合、

LTR/LTDコントローラは、CDR PLLをLTDモードからLTRモードに遷移させます。

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LTDモードでは、CDRはフェーズ検出器を使用して、リカバリ・クロックのフェーズがデータと一致した状態に保ちます。周波数ドリフトまたは振幅の大きな減衰によってCDRがデータにロックされた状態に保たれない場合、LTR/LTDコントローラはCDRをLTRモードに戻して入力基準クロックにロックさせます。自動ロック・

モードでは、以下の条件が満たされると、LTR/LTDコントローラはCDRをLTDモードからLTRモードに切り替えます。

■ 信号スレッショルド検出回路が、レシーバ入力バッファにバリッド信号レベルが存在しないことを示している（PCIeコンフィギュレーションのみです。この条件は他のすべてのコンフィギュレーションではtrueにデフォルトされます）。

■ CDRの出力クロックが入力基準クロックに対し、コンフィギュレーションされているppm周波数スレッショルド設定の範囲内にない。

LTRモードからLTDモードへの切り替えは、pma_rx_is_lockedtodata信号のデアサートによって示されます。

手動ロック・モードでの CDR PLL

手動ロック・モードでは、LTR/LTDコントローラは、pma_rx_set_locktodataレジスタおよびpma_rx_set_locktorefレジスタでのユーザー制御の設定に応じてLTRモードとLTDモードの間での遷移を指示します。手動ロック・モードでは、特定のアプリケーションで必要な以下の項目ように、手動でCDR PLLモードの遷移やppm検出のバイパスを手動で制御できる柔軟性があります（アプリケーションが必要とするのは以下の項目を含みますが以下の項目に限定されるわけではありません）。

■ アップストリーム・トランスミッタおよびローカル・レシーバ・クロックの間の、CDR ppmスレッショルド検出機能を超える周波数の差を持っているリンク。

例えば、–0.5%の非同期SSCダウンスプレッドを持つシステムでは、SSCの変調は最大5,000 ppmの差となります。

■ 自動ロック・モードでのppm検出による期間を避けて、より高速なLTDへのCDR PLL遷移を必要とするリンク。

手動ロック・モードでは、クロックおよびデータを受信する前にCDR PLL出力クロックが最適なリカバリ・クロック・レートの近くに保たれていることを確認する ppm検出器に似たメカニズムをデザインに含める必要があります。そうでない場合、

CDR PLLはデータのロックを達成できない可能性があります。CDR PLL出力クロック

周波数がLTDモードで最適なリカバリ・クロック・レートに近くないと検出された場合、CDR PLLをLTRモードにします。

f パワーアップ・リセット後の適切なシーケンスについて詳しくは、 Transceiver Reset Control and Power Down in Cyclone V Devicesの章を参照してください。

(13)

CMU PLL としてのチャネル PLL

チャネルPLLをCMU PLLとして使用する場合、トランシーバ・チャネルをトランス

ミッタとしてのみコンフィギュレーションすることができます。CMU PLLはLTR モードでのみ動作し、データ・レートの全範囲をサポートします。

PLLのVCOは1/2のレートで動作して、VCO後のL-カウンタ・ディバイダ（PFD）は PLLデータ・レート範囲を拡張します。PLLからのシリアル・クロックは、オート・

ネゴシエーションに必要なデータ・レートを満たすためにトランスミッタ・クロック・ディバイダに配線されます。オート・ネゴシエーションのデータ・レートは、

それぞれのチャネルの現状のデータ・レートの1/2に分周可能です。PLLのすべての設定およびクロック・ディバイダは、データ・レートおよび入力基準クロック周波数に応じて最良のパフォーマンスとなるようにQuartus IIソフトウェアによってプリセットされます。

図 1–10に、CMU PLLとしてコンフィギュレーションした場合のCyclone VのチャネルPLLを示します。

データ・レートの1/2の周波数を持っているCMU PLL出力シリアル・クロックは、

同じトランシーバ・チャネルのトランスミッタにあるクロック・ディバイダを供給します。チャネル1およびチャネル4のCMU PLLは、x1およびx6のクロック・ラインを供給します。

f 入力基準クロックおよび送信PLLについて詳しくは、 Transceiver Clocking in Cyclone V

Devicesの章を参照してください。

図 1‒10. Cyclone V デバイスの CMU PLL Channel PLL

LTR/LTD Controller

Phase Detector

(PD)

Phase Frequency

Detector (PFD)

Charge Pump

&

Loop Filter

Voltage Controlled

Oscilator (VCO)

Lock Detect

/M /N

/L(PD)

/L(PFD) Up

Down

Up Down Manual Lock

Controls From Signal Detect Circuit

rx_serial_data

rx_is_lockedtodata

pll_locked Recovered Clock to Deserializer

Serial Clock refclk

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入力基準クロック

チャネルPLLは、以下のソースから入力クロックを生成します。

■ 専用refclkピン—1個の専用refclkピンは、専用入力基準クロックをトランシーバ・バンクのチャネル1またはチャネル4のチャネルPLLに提供するため、トランシーバ・バンク内の3個すべてのチャネルに使用可能です。

■ 基準クロック・ネットワーク—それぞれの専用refclkピンは、基準クロック・

ネットワークを経由するデバイスと同じ側で任意のチャネルPLLをドライブすることができます。デバイスと同じ側に位置していて、かつ複数の同一チャネル PLLを使用しているデザインは、同じ専用refclkピンを共有できます。

図 1–11に、トランシーバ・バンクの入力基準クロック・ソースを示します。

図 1‒11. トランシーバ・バンクの入力基準クロック・ソース

図 1–11の注：

(1) N＝（左側のトランシーバ・チャネル数）/3。

Channel PLL

Channel 5

N (1)

N

Channel PLL

Channel 4

Channel PLL

Channel 3

Channel PLL

Channel 2

Channel PLL

Channel 1

Channel PLL

Channel 0

N

N Dedicated refclk

pins

Dedicated refclk pins

N

Reference Clock Network

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クロック・ディバイダ

Cyclone Vの各トランスミッタ・チャネルには1個のクロック・ディバイダが内蔵さ

れています。トランシーバ・バンク内のチャネルの位置に応じて2つのタイプのクロック・ディバイダがあります。

■ ローカル・クロック・ディバイダ—チャネル0、2、3、および5

■ セントラル・クロック・ディバイダ—チャネル1および4

クロック・ラインまたは送信PLLからのクロックを使用することで、両方のタイプのクロック・ディバイダはシリアル・クロック入力を分周してチャネル内のシリアライザ用のパラレル・クロックおよびシリアル・クロックを提供することができます。更に、セントラル・クロック・ディバイダは、複数のチャネルを結合するために使用されるx6のクロック・ラインをドライブします。

図 1–12に、Cyclone Vチャネルのローカル・クロック・ディバイダのブロック図を示します。

結合されたチャネル・コンフィギュレーションでは、両方のタイプのクロック・

ディバイダはパラレル・クロックおよびシリアル・クロックを持っているシリアライザを、それらのクロックをx6のクロック・ラインから分周することなく直接供給することができます。

トランスミッタ・クロック・ネットワーク

1–13ページの図 1–11に示すソースの1つからの基準クロックは、トランスミッタ・

クロック・ネットワークにクロックを生成する送信PLLを供給します。送信PLLは、

CMU PLLとしてコンフィギュレーションされているチャネルPLLです。トランス

ミッタ・クロック・ネットワークは、2つのクロックをCMU PLLからトランスミッタ・チャネルに配線します（図 1–13に示すように）。CMU PLLは、以下の2つのクロックを生成します。

■ シリアル・クロック—シリアライザ用の高速クロック

■ パラレル・クロック—シリアライザおよびPCS用の低速クロック 図 1‒12. Cyclone V のトランシーバ･チャネルのクロック・ディバイダのブロック図

図 1–12の注：

(1) x1およびx6のクロック・ラインについて詳しくは、 Transceiver Clocking in Cyclone V Devicesの章を参照してください。

(2) このCMU PLLは、CMU PLLとしてコンフィギュレーションされたトランシーバ・チャネルと同じチャネルのチャネルPLLから

のみです。

(3) セントラル・クロック・ディバイダのみに適用可能です（チャネル1およびチャネル4のクロック・ディバイダ）。

(4) ディバイダ設定は、シリアライゼーション・ファクタに応じて自動的にコンフィギュレーションされます。選択されるディバイダ設定は、シリアライゼーション・ファクタの1/2です。

To Serializer

/S (4, 5, 8, 10)

PCIe Rateswitch Circuit

/N (1, 2, 4, 8)

x1 Clock Lines (1) CMU PLL (2) x6 Clock Lines (1)

To x6 Clock Lines (3)

PCIe Rateswitch

Control Serial Clock

Serial and Parallel Clocks (4)

(16)

Cyclone Vのトランシーバは、さまざまな非結合および結合のトランシーバ・クロック・コンフィギュレーションをサポートしています。

非結合コンフィギュレーション

図 1–14に、非結合コンフィギュレーションに使用できるx1のクロック・ラインを示します。トランスミッタPLLからトランスミッタ・チャネルのみにシリアル・クロックを配線します。パラレル・クロックは、各チャネルのローカル・クロック・

ディバイダまたはセントラル・クロック・ディバイダから生成されます。x1のクロック・ラインは、CMUとしてコンフィギュレーションされているチャネルPLLによって、トランシーバ・バンクのチャネル1またはチャネル4からドライブされます。x1のクロック・ラインは、トランシーバ・バンク内の任意のチャネルのローカル・クロック・ディバイダおよびセントラル・クロック・ディバイダをドライブできます。

1 CMU PLLとしてコンフィギュレーションされている場合、チャネルPLLを使用して

チャネル自身のローカル・クロック・ディバイダまたはセントラル・クロック・

ディバイダをドライブできます。チャネル自身のローカル・クロック・ディバイダまたはセントラル・クロック・ディバイダをドライブすることによって、CDR PLL としてのチャネルPLLを使用する能力を失います。CDRを使用せずにチャネルをトランスミッタ・チャネルのみとして使用できます。

図 1‒13. Cyclone V デバイスのトランスミッタ・クロック・ネットワーク

Transmit PLL

×6 ×1 Clock Lines

×N

Transmitter Clock Network

Transceiver Channel

Transmitter

Receiver rx_serial_data CDR

tx_serial_data

Input Reference Clock

Input Reference

Clock Input

Reference Clock

Transceiver Channel

Transmitter

Receiver rx_serial_data CDR

tx_serial_data

×6 Clock Lines

(17)

1 デザインで使用する送信PLL数を節約するには、x6クロック・ラインを使用してシリアル・クロックを非結合コンフィギュレーション用としてセントラル・クロック・

ディバイダからトランシーバ・チャネルに配線します。

図 1‒14. 非結合コンフィギュレーション用として使用される x1 のクロック・ライン Transceiver Bank

Serial Clock

Serial Clock Ch5

Local Clock Divider CMU PLL

Ch4

CMU PLL

Ch3

Local Clock Divider CMU PLL Central Clock

Divider

Ch2

Local Clock Divider CMU PLL

Ch1

CMU PLL

Ch0

Local Clock Divider CMU PLL Central Clock

Divider

×1 Clock Lines

(18)

結合コンフィギュレーション

図 1–15に、結合コンフィギュレーション用として使用されるx6クロック・ラインを示します。シリアル・クロックおよびパラレル・クロックの両方は、トランスミッタPLLからトランスミッタ・チャネルに配線されます。x6のクロック・ラインは、トランシーバ・バンクのチャネル1およびチャネル4のセントラル・クロック・

ディバイダによってドライブされます。

図 1‒15. 結合コンフィギュレーション用として使用される x6 のクロック・ライン

図 1–15の注：

(1) クロック・ラインは、シリアル・クロックおよびパラレル・クロックの両方をキャリーします。

Transceiver Bank Transceiver Bank

×6 Clock Lines (1)

Ch5

Local Clock Divider Ch4

Central Clock Divider Ch3

Local Clock Divider

(19)

レシーバ PMA データパス

レシーバPMAデータパスには、レシーバ・バッファ、チャネルPLL、およびデシリアライザの3つのブロックがあります。

レシーバ・バッファ

表 1–2に、レシーバ・バッファによって集積回路に提供される機能を示します。

レシーバをトランスミッタにAC結合することができます。AC結合リンクでは、AC 結合コンデンサによってトランスミッタのコモン・モード電圧が阻止されます。レシーバ端では、終端およびバイアス回路はレシーバで必要なコモン・モード電圧レベルを復元します。

表 1‒2. レシーバ・バッファの機能

カテゴリ 機能説明

シグナル・インテグリティの向上

プログラマブル・イコライゼーション

伝送媒体を介して伝播しているときに減衰する可能性のある受信信号の高周波数コンポーネントを増幅します。物理伝送媒体は、周波数ドメインでロー・パス・フィルタとして表すことができます。減衰によって発生する信号の周波数応答の変動によって、データ依存ジッタや他のISI効果が生じ、レシーバでの入力データの誤ったサンプリングの原因になることがあります。レシーバでの信号減衰を克服するのに必要な高周波数増幅の大きさは、物理媒体の損失特性によって異なります。

プログラマブ

ルDCゲイン受信信号を周波数全体にわたり均等に増幅します。

ボード・スペースおよびコストの節約

オンチップのバイアス

レシーバ入力で必要なレシーバ・コモン・モード電圧（RX V_CM）レベルを確立します。回路はOCTをイネーブルしているときのみ使用可能です。

OCTをディセーブルしている場合、必要なRX V_CMレベルを確立するためにオフチップ・バイアス回路を実装する必要があります。

差動OCT

終端抵抗は、PVTを補正するキャリブレーション回路によって調整されます。OCTをディセーブルして外部終端を使用することができます。しかし、必要なRX V_CMレベルを確立するためにオフチップのバイアス回路を実装する必要があります。外部終端を使用している場合、RX V_CMはトライ・ステートです。

プロトコル特

有の機能信号検出

レシーバ入力での信号レベル表示が指定されているスレッショルド電圧より高いか低いか検出されます。検出回路はヒステリシス応答を備えており、スレッショルド電圧を超えるデータ・パルス数が検出された場合にステータス信号をアサートし、スレッショルド電圧より低い信号レベルがリカバリ・パラレル・クロックのサイクルで検出された場合にステータス信号をデアサートします。回路は、入力データ・ストリームが8B/10Bでエンコーディングされていることを必要とします。

信号検出は、Gen1の信号レート用のPCI Expressベース仕様1.1で指定される電気的アイドル検出状態でのスレッショルド電圧および検出時間の要件に準拠します。

(20)

図 1–16に、Cyclone VのレシーバとのAC結合リンクを示します。

レシーバ・バッファは、プログラマブル・アナログ設定（イコライゼーションおよびDCゲイン）、プログラマブル・コモン・モード電圧（RX VCM）、OCT、および信号検出機能をサポートしています。

図 1–17に、Cyclone Vデバイスのレシーバ・バッファのブロック図を示します。レシーバ入力バッファは、高速差動レシーバ・チャネル入力ピンからシリアル・データを受信し、CDRユニットとしてコンフィギュレーションされているチャネルPLL にシリアル・データを供給します。

プログラマブル・レシーバ・アナログ設定

各レシーバ・バッファは、受信信号の高周波数ゲインを増幅するシングル・タップのプログラマブル・イコライゼーション回路を内蔵しており、それにより物理媒体のロー・パス・フィルタ効果を補正します。必要となる高周波数ゲインの大きさは、

物理媒体の損失特性によって異なります。イコライゼーション回路は、高周波数を最大4 dB増幅します。

また、各レシーバ・バッファは、受信信号を周波数スペクトル全体にわたり均等に増幅するプログラマブルDCゲイン回路をサポートしています。DCゲイン回路は、

最大3 dBのゲイン設定を提供します。

図 1‒16. Cyclone V のレシーバとの AC 結合リンク

図 1–16の注：

(1) OCTをディセーブルしている場合、必要なRX V_CMレベルを確立するために外部終端およびオフチッ

プ・バイアス回路を実装する必要があります。

図 1‒17. Cyclone V デバイスのレシーバ・バッファのブロック図

+ TX – – +

VCM

Differential Termination

Transmitter Receiver

RX VCM

Physical Medium Physical Medium AC-Coupling

Capacitor

AC-Coupling Capacitor

(1)

+

– Rx

VCM

Differential OCT (85, 100, 120, or 150 Ω)

Signal Detect Circuitry High-speed

Differential Receiver Channel Input Pins

To CDR PLL Equalization

and DC Gain Circuitry

(21)

プログラマブル・レシーバ V_CM

レシーバ・バッファは、必要なV_CMをレシーバ入力で確立するためのオンチップ・

バイアス回路を内蔵しています。回路は0.7 VのV_CM設定をサポートしています。

1 オンチップ・バイアス回路は、OCTをコンフィギュレーションするためにTermination

logic optionsの1つを選択しているときのみ使用可能です。外部終端を選択している

場合、レシーバ入力バッファでV_CMを確立するためにオフチップ・バイアス回路を実装する必要があります。

プログラマブル・レシーバ・オンチップ差動終端

レシーバ・バッファは、オプションとして85、100、120、および150 Ωの差動OCT 抵抗をサポートしています。PVTの変動を補正するキャリブレーション中に、抵抗値がオンチップ・キャリブレーション回路によって調整されます。

信号スレッショルド検出回路

PCIeコンフィギュレーションでは、オプションの信号スレッショルド検出回路をイネーブルできます。このオプションをイネーブルすると、信号スレッショルド検出回路オプションは、レシーバ入力バッファに存在する信号レベルが指定の信号検出スレッショルド電圧を超えているかどうか検出します。

f 詳しくは、 Altera Transceiver PHY IP Core User Guideを参照してください。

チャネル PLL

チャネルPLLについて詳しくは、1–6ページの「チャネルPLL」を参照してください。

(22)

デシリアライザ

デシリアライザ・ブロックは、高速シリアル・リカバリ・クロックを使用して、レシーバ・バッファからのシリアル入力データをクロック・インし、低速パラレル・

リカバリ・クロックを使用してデータをパラレル変換します。デシリアライザ・ブロックは、パラレル変換したデータをレシーバPCSチャネルに転送します。デシリアライザは、8ビット、10ビット、16ビット、および20ビットのデシリアライゼーション・ファクタをサポートしています。

図 1–18に、10ビットのデシリアライゼーション・ファクタを使用しているデシリアライザの動作を示します。

図 1‒18. 10 ビットのデシリアライゼーション・ファクタを使用しているデシリアライザ の動作

D7

10 D6

D5

D4

D3

D2

D1

D0 D0

D8 D9

D7 D8 D9

D6

D5

D4

D3 Received Data

To RX PCS

Serial Recovered Clock from CDR

Parallel Recovered Clock from CDR

D2

D1

(23)

図 1–19に、10ビットのデシリアライゼーション・ファクタを使用しているデシリアライザ・ブロックのデシリアライザ・ブロック入力およびパラレルデータ出力のシリアル・ビット・オーダを示します。シリアル・ストリーム（0101111100）は、

10'h17Cの値にパラレル変換されます。シリアル・データはLSB-MSBで受信されま

す。

クロック・スリップ

PCSのワード・アラインメントは、レイテンシが不確実なパラレル・クロック・サイクルを最大1つ発生させる可能性があります。クロック・スリップ機能によって、

デシリアライザでのワード・アラインメント機能の実行によりワード・アラインメント動作は不確実なレイテンシを低減します。確定的なレイテンシを必要とするアプリケーションには、クロック・スリップ機能を使用します。

PCSからのワード・アライナの確定的なレイテンシのステート・マシーンは、クロック・スリップ動作を自動的に制御します。クロック・スリップ・プロセスの完了後、パラレル変換されたデータはレシーバPCS内部にワード・アラインメントされます。

トランスミッタ PMA データパス

表 1–3に、トランスミッタPMAデータパスのブロックを示します。

図 1‒19. 10 ビットのデシリアライゼーション・ファクタを使用しているデシリアライザのビット・オーダ

dataout 1010000011

1 1

1 1 1 1 1 0 1 1 1

0

0 0 0 0 0 0 0 0

0101111100 datain

Serial Clock Parallel Clock

表 1‒3. トランスミッタ OMA データパスの機能ブロック

ブロック 機能

シリアライザ

■ トランシーバPCSからの受信低速パラレルデータを高速シリアル・データに変換してトランスミッタ・バッファに送信します。

■ 8ビット、10ビット、16ビット、および20ビットのシリアライザイゼーション・ファクタをサポートしています。

■ オプションの極性反転機能およびビット反転機能をサポートしています。

トランスミッタ・バッファ

■ 図 1–20に示すように、1.5 VのPCML出力バッファは、物理媒体中での送信のために高速シリアル・データを調整します。

■ 表 1–5にリストした機能をサポートします。

(24)

シリアライザ

シリアライザは、トランシーバPCSからの受信低速パラレル・データを高速シリアル・データに変換してトランスミッタ・バッファに送信します。シリアライザは、8 ビット、10ビット、16ビット、および20ビットのシリアライゼーション・ファクタをサポートしています。シリアライザ・ブロックは、最初に入力データのLSBを出力します。また、トランスミッタ・シリアライザは、極性反転機能およびビット反転機能を備えています。

トランスミッタ極性反転

シリアル差動リンクの正と負の信号がボード・レイアウト中に偶然に置き換わることがあります。トランスミッタ極性反転機能が、この状況を是正するために用意されています。

tx_invpolarityポートのHigh値によって、トランスミッタ・データパス内のシリアライザへの入力データ・ワードの全ビットの極性が反転されます。各ビットの極性を反転することは、差動リンクの正と負の信号を置き換えることと同じ効果があるため、レシーバで正しいデータが受信されます。tx_invpolarityはダイナミック信号であり、8B/10Bエンコーダ・リンクのレシーバで初期ディスパリティ・エラーが発生する場合があります。ダウンストリーム・システムはこうした不一致エラーを許容できなければなりません。

c シリアライザ・ワードの中間を通して極性反転がアサートされる場合、ワードが破壊されている可能性があります。

トランスミッタ・バッファ

トランスミッタ・バッファは、プログラマブル・アナログ設定（差動出力電圧およびプリエンファシス）、コモン・モード電圧（TX V_CM）、およびOCTをサポートしています。図 1–20に、トランスミッタ・バッファのブロック図を示します。

図 1‒20. Cyclone V デバイスのトランスミッタ・バッファのブロック図

+

– Tx

VCM

Differential OCT (85, 100, 120, or 150 Ω)

Receiver Detect High-speed

Differential Transmitter Channel Output Pins

Transmitter Output Tri-State

From Serializer

Programmable Pre-Emphasis and V_OD

(25)

表 1–4に、集積回路へのPCML（Pseudo Current Mode Logic）の出力バッファによって 提供される機能を示します。

表 1‒4. トランスミッタ・バッファの機能の説明

カテゴリ 機能説明

シグナル・インテグリティの向上

プログラマブル差動出力電圧（V_OD）

さまざまなトレース長、各種バックプレーン、およびレシーバ要件に対応するために、信号振幅用の電流モードのドライバを制御します。実際に得られるV_ODレベルは、現在の設定およびトランスミッタ終端値の関数になります。

プログラマブル・プリエンファシス

伝送媒体中を伝播しているときに減衰する可能性のある送信信号の高周波数コンポーネントを増幅します。物理伝送媒体は、周波数ドメインでロー・パス・フィルタとして表すことができます。減衰によって発生する信号の周波数応答の変動は、レシーバ端でデータ依存ジッタおよび他の ISI効果を大幅に増大させます。プリエンファシス機能を使用して、遠端レシーバでデータ開口部を最大化します。

図 1–21に、5つの1および5つの0が交互になっている3.125 Gbpsの信号用のプリエンファシスのポスト・タップがある場合とない場合のトランスミッタ出力での信号伝送を示します。

ボード・スペースおよびコストの節約

オンチップ・

バイアス

必要なトランスミッタ・コモン・モード電圧（TX V_CM）レベルをトランスミッタ出力で確立します。回路はOCTをイネーブルしているときのみ使用可能です。OCTをディセーブルしている場合、必要なTX V_CMレベルを確立するためにオフチップ・バイアス回路を実装する必要があります。

差動OCT

終端抵抗は、PVTを補正するキャリブレーション回路によって調整されます。

OCTをディセーブルして外部終端を使用することができます。しかし、必要なTX V_CMレベルを確立するためにオフチップ・バイアス回路を実装する必要があります。外部終端を使用している場合、TX V_CMはトライ・ステートです。

プロトコル特有の機能

トランスミッタ出力トライ・ステート

ハイ・インピーダンス・ステートのトランスミッタのTX V_CMレベルによって決定された同じ値が一定に保たれるようにするために、トランスミッタ差動ペア電圧を確立します。

この機能は、Gen1の信号レート用のPCI Expressベース仕様1.1で指定される差動電圧レベルとコモン・モード電圧レベル、およびトランスミッタの電気的アイドルの時間要件に準拠します。

レシーバ検出

PCIeのリンク・トレーニング・ステータス・ステート・マシン（LTSSM）

ステートの検出ステートでリンク初期化の間にレシーバ検出シーケンス用のアナログ・メカニズムを使用してトランスミッタ端でリンク・パートナ検出機能を提供します。この回路は、ステップ電圧を作成するトランスミッタ・コモン・モード電圧を変更して電圧上昇時間を測定することによって、レシーバ・ダウンストリームがあるかどうか検出します。

適切な機能のためには、直列コンデンサ（AC結合されたリンク）およびレシーバ終端値は、Gen1の信号レート用のPCI Expressベース仕様1.1に準拠している必要があります。回路はfixedclkによってクロックされ、

出力トライ・ステートを持っているイネーブルされたトランスミッタOCT を必要とします。

(26)

表 1–5に、トランスミッタ・バッファの機能を示します。

トランスミッタをレシーバにAC結合することができます。AC結合リンクでは、AC 結合コンデンサはトランスミッタ・コモン・モード電圧を阻止します。レシーバ端では、終端およびバイアス回路はレシーバで必要なコモン・モード電圧レベルを復元します。

図 1–22に、Cyclone Vのトランスミッタが含まれるAC結合リンクを示します。

表 1‒5. トランスミッタ・バッファの機能

機能内容

プログラマブル差動出力電圧

（V_OD）最大1200 mVの差動ピーク・トゥ・ピーク出力電圧

プログラマブル・プリエン

ファシス最大6 dBの高周波数増幅コモン・モード電圧のオン

チップ・バイアス（TX V_CM） 0.65 V

差動OCT 85、100、120、および150Ω

トランスミッタ出力トライ・

ステート

Gen1の信号レート用のPCI Expressベース仕様1.1で必要とされるように、電気的アイドル機能をトランスミッタにおいてサポートしています。

レシーバ検出 Gen1の信号レート用のPCI Expressベース仕様1.1で必要とされるように、レシーバ検出機能をサポートしています。

図 1‒21. トランスミッタ出力での信号伝送におけるプリエンファシス効果の例

図 1‒22. Cyclone V のトランスミッタが含まれる AC 結合リンク

図 1–22の注：

(1) OCTをディセーブルしている場合、必要なTX V_CMレベルを確立するために外部終端およびオフチッ

プ・バイアス回路を実装する必要があります。

VOD Differential Peak-to-Peak

With Pre-Emphasis Without Pre-Emphasis Output

Voltage

1-bit period

+ TX – – +

VCM

Transmitter Receiver

RX VCM

Physical Medium Physical Medium AC-Coupling

Capacitor

AC-Coupling Capacitor (1)