I
NTERNATIONAL
T
ECHNOLOGY
R
OADMAP
FOR
S
EMICONDUCTORS
2013
E
DITION
M
ETROLOGY
THE ITRS IS DEVISED AND INTENDED FOR TECHNOLOGY ASSESSMENT ONLY AND IS WITHOUT REGARD TO ANY COMMERCIAL CONSIDERATIONS PERTAINING TO INDIVIDUAL PRODUCTS OR EQUIPMENT.
訳者まえがき
この文書は
International Technology Roadmap for Semiconductors 2013 Edition(国際半導体技術ロー
ドマップ
2013 年版)本文の日本語訳である。
国際半導体技術ロードマップ（
International Technology Roadmap for Semiconductors, 以下 ITRS と表
記）は、米国、日本、欧州、韓国、台湾の世界５極の専門家によって編集・作成されている。日本では、半
導体技術ロードマップ専門委員会（
STRJ）が電子情報技術産業協会（JEITA）内に組織され、日本国内で
半導体技術ロードマップについての調査活動を行うとともに、
ITRS の編集・作成に貢献している。STRJ 内
には
15 のワーキンググループ（WG: Working Group）が組織され、半導体集積回路メーカ、半導体製造装
置メーカ、材料メーカ、大学、独立行政法人、コンソーシアムなどから専門家が集まり、それぞれの専門分
野の調査活動を行っている。
ITRS は改版を重ねるごとにページ数が増え、2013 年版は英文で 1000 ページを越える文書となった。
このような大部の文書を原文で読み通すことは専門家でも多大な労力を要するし、専門家であっても技術
分野が少し異なると
ITRS を理解することは必ずしも容易でない。STRJ の専門委員がその専門分野に応
じて
ITRS を訳出することで、ITRS をより親しみやすいものにすることができるのではないかと考えている。
なお、
ITRS 2005 年版（英語の原書）までは、ウェブ公開とともに、印刷された本としても出版していたが、
ITRS 2007 年版以降、は印刷コストが大きくなってきたこと、ウェブ上で無料公開されている文書の出版版
を本の形で有償頒布しても需要が限られることなどのため、印刷物の形での出版を断念し、ウェブ公開の
みとなった。
ITRS の読者の皆様にはご不便をおかけするが、ご理解願いたい。ITRS 2009 年版以降、電
子媒体で
ITRS を公開することを前提に編集を進め、ITRS の表は原則として、Microsoft Excel のファイル
として作成し、そのまま公開することにした。
ITRS は英語で書かれている。日本語訳の作成は、STRJ 委員が分担してこれにあたり、JEITA の STRJ
担当事務局が全体の取りまとめを行った。訳語については、できる限り統一するように努めたが、なお、統
一が取れていないところもある。また、訳者によって、文体が異なるところもある。
ITRS の原文自体も多くの
専門家による分担執筆であり、そもそも原文の文体も一定していないことも、ご理解いただきたい。誤訳、
誤字、脱字などが無いよう、細心の注意をしているが、短期間のうちに訳文を作成しているため、なお間違
いが含まれていると思う。また、翻訳の過程で原文のニュアンスが変化してしまうこともある。訳文について
お気づきの点や、
ITRS についてのご批判、ご意見などを事務局まで連絡いただけますよう、お願い申し上
げます。
今回の訳出にあたっては、
ITRS の本文の部分のみとし、ITRS 内の図や表の内部は英文のまま掲載す
ることとした。
Overview の冒頭の謝辞（Acknowledgments）に、ITRS の編集にかかわった方々の氏名が書
かれているが、ここも訳出していない。また、
ITRS 2013 年版では、各章の要約（Summary）を別のファイル
として作成し公開しているが、今回はこれを訳出していない。要約（
Summary）は原則として、本文の抜粋と
なっていて、本文の日本語訳があれば、日本の読者にとっては十分と考えたためである。
原文中の略語については、できるかぎり、初出の際に、「
ITRS(International Technology Roadmap for
Semiconductors)」のように（）内に原義を示すようにした。英文の略号をそのまま使わないで技術用語を訳
出する際、原語を引用したほうが適切と考えられる場合には、「国際半導体技術ロードマップ（
ITRS:
International Technology Roadmap for Semiconductors、以下 ITRS と表記）」「国際半導体技術ロードマッ
プ（
International Technology Roadmap for Semiconductors）」のように和訳の後に（）内に原語やそれに対
応する略語を表示した。
Executive Summary の用語集（Glossary）も参照されたい。原文の括弧（）があって
それを訳するために括弧を使った場合もあるが、前後の文脈の関係で判別できると思う。また訳注は「【訳
者注：この部分は訳者の注釈であることを示す】」のように【】内に表記した。また［］内の部分は、訳者が原
文にない言葉をおぎなった部分であることを示している。訳文は厳密な逐語訳ではなく、日本語として読ん
今回の日本語訳作成にあたり、編集作業を担当いただいた、
JEITA 内 SRTJ 事務局の幾見 宣之さん、
関口美奈さんには大変お世話になりました。厚くお礼申し上げます。
より多くの方に
ITRS をご活用いただきたいとの思いから、今回の翻訳作業を進めました。今後とも ITRS
と
STRJ へのご理解とご支援をよろしくお願い申し上げます。
2014 年 7 月
訳者一同を代表して
電子情報技術産業協会（
JEITA）半導体部会 半導体技術ロードマップ専門委員会（STRJ） 委員長
石内 秀美 （株式会社 東芝）
版権について
O
RIGINAL
(E
NGLISH VERSION
)
C
OPYRIGHT
©
2014
S
EMICONDUCTOR
I
NDUSTRY
A
SSOCIATION
All rights reserved
ITRS •SEMATECH, Inc. , 257 Fuller Road, Albany, NY 12203 • http://www.itrs.net
Japanese translation by the JEITA, Japan Electronics and Information Technology Industries
Association under the license of the Semiconductor Industry Association
－引用する場合の注意－
原文
(英語版)から引用する場合： ITRS 2013 Edition, Chaper XX, page YY, Figure(Table) ZZ
この日本語訳から引用する場合：
ITRS 2013 Edition （JEITA 訳）XX 章、YY 頁, 図(表) ZZ
のように明記してください。
---
問合せ先：
一般社団法人 電子情報技術産業協会
半導体技術ロードマップ専門委員会 事務局
電話
: 03-5218-1061 電子メール:
[email protected]
1 計測 (Metrology) ... 1 1. 諸言と概要 ... 1 1.1. 諸言 ... 1 1.2. 概要 ... 3 1.3. 産業基盤の必要性（INFRASTRUCTURE NEEDS） ... 4 2. 困難な技術課題 ... 4 2.1. 困難な技術課題 ... 4 3. 顕微鏡観察（MICROSCOPY） ... 7 4. リソグラフィにおける計測（LITHOGRAPHY METROLOGY） ... 10 4.1. ラインラフネス(LINE ROUGHNESS) ... 13 4.2. 計測の不確かさ(Measurement Uncertainty) ... 14 4.3. TABLE MET3、MET4 における“不確かさ”の説明 ... 17
5. FEP における計測（FRONT END PROCESSES METROLOGY） ... 19
5.1. シリコンウェーハ（Starting Materials） ... 19 5.2. 表面処理（Surface Preparation） ... 20 5.3. 熱処理/薄膜形成（Thermal/Thin Films） ... 20 5.4. 歪Ｓｉプロセス（Strained Si processes） ... 20 5.5. FERAM ... 22 5.6. ドーピング技術... 23 6. 3 次元配線における計測(3D Interconnect Metrology) ... 26 6.1. ボンディングオーバーレイ ... 26
6.2. ボンディング界面のボイド検出（Bonded Interface Void Detection） ... 27
6.3. ボンディング界面の欠陥検査（BONDED INTERFACE DEFECT IDENTIFICATION） ... 27
6.4. ボンディング界面の欠陥観察（BONDED INTERFACE DEFECT REVIEW） ... 27
6.5. エッジベベル欠陥（Edge Bevel Defects） ... 28
6.6. 接着強度均一性 ... 28
6.7. BONDED WAFER PAIR THICKNESS (接合ウェーハの総厚み) ... 28
6.8. TSV エッチ深さ ... 29 6.9. TSV エッチ形状 ... 29 6.10. TSV におけるリニア・バリア・シード膜厚 ... 29 6.11. 貫通ビア（TSV）ボイド ... 30 6.12. 形状と応力 ... 30 6.13. Cu ネイル、ピラーの三次元計測 ... 30 7. 配線における計測 （INTERCONNECT METROLOGY） ... 31
7.2. 低誘電率（LOW-Κ）膜の課題と計測要求 ... 33 8. 材料と汚染の評価･解析 ... 36 8.1. 歪デバイスの材料と汚染 ... 38 9. 新探求材料とデバイスの為の計測 ... 40 9.1. グラフェンの計測における進展に関する更新 ... 40 9.2. メモリスタ（記憶抵抗デバイス）の計測における進展に関する更新... 41 9.3. ナノスケール寸法の計測へのインパクトに関するコメント ... 41 9.4. 3 次元原子イメージングと分光法 ... 41 9.5. 走査プローブ顕微鏡を含む他の顕微鏡の必要性 ... 42 9.6. ナノ物質の光学特性... 44 9.7. 新探求材料とデバイスの為の電気的特性評価 ... 44 10. 標準試料 ... 45 11. ３D ナノ構造計測の必要性と課題 ... 47 11.1. 単独デバイスの３D ナノ構造の解析 ... 48 11.2. ナノスケールトモグラフィーのトレンド ... 49 11.3. メトロロジー技術の組み合わせ ... 50 11.4. ラボユースとファブユースの違い ... 51 12. 標準計測システム ... 51 List of Figures Figure MET1 Lithography Metrology Potential Solutions ... 18
Figure MET2 Review of Stress/Strain Measurement Methods ... 22
Figure MET3 3D Metrology Requirements ... 23
Figure MET4 FEP Metrology Potential Solutions ... 25
Figure MET5 Interconnect Metrology Potential Solutions ... 35
List of Tables Table MET1 Metrology Difficult Challenges ... 5
Table MET2 Metrology Technology Requirements ... 7
Table MET3 Lithography Metrology (Wafer) Technology Requirements ... 17
計測(METROLOGY)
1. 諸言と概要
1.1. 諸言
計測は測定の科学と定義される。ITRS の計測ロードマップは、計測が直面する困難な課題や CMOS を拡張させ （extended CMOS）、あるいは CMOS を超えるデバイス（beyond CMOS）を加速させることを目標として計測の研究 開発のための道筋を示している。計測は同時に、コスト効果の高い製造に必要な計測技術（能力）を提供している。例えば、 ITRS の計測の章では、困難な計測要求、計測技術開発、および標準試料についてもフォーカスしている。 過去 10 年に、デバイスと IC 技術は、これまでも寸法が縮小するにつれ、新しい材料やプロセスを使用して製造することで、 複雑な３次元構造の活用によって急激に進化してきた。これらの構造の３次元ナノスケールの性質は、計測の全領域に於い て重要な課題が与えてくれる。新プロセス技術の助けのいくつかの事例が、計測に直面する新しい課題になろう。新しいパターニ ングプロセスの研究には、DSA（自己組織化パターニング）、EUV リソグラフィー、そして 3x 及び 4x マルチパターニングの活 用が含まれている。これら方式のすべてが、CD（限界寸法）計測、オーバレイ、欠陥検査とは異なる挑戦である。FinFET ト ランジスターは、まさに最も有力なマイクロプロセッサデバイスのアーキテクチャであり、その課題は、寸法の縮小を加速する計測に 於いてすべての３次元の性質に関連付くことになる。FEP 計測に直面する課題を加えることで、もっとも複雑な三次元デバイス 構造であるメモリ構造の製造プロセスのコントロールになる。On-chip や Off-chip の配線材料は進化し続け、配線計測の挑 戦は、３次元配線のプロセスコントロールを含め続けられている。Cu 配線の代替研究は、その配線の計測方法に変化を与え る新しい題材の一事例となる。以前の新探求デバイスのロードマップに記述されているいくつかの新デバイスは、発見や検証され た新しいデバイス構造として受け入れられつつある。新探求デバイスにある計測の課題は、グラフィンやナノレベルで電気特性を 持つ新しい材料のような２次元材料の評価・解析が含まれる。 パターン寸法縮小のロードマップが、新しい材料、プロセスおよび構造に係わる計測の解決予定表を引き延ばしている。計測 方法は、ナノスケールの材料特性やその計測に係る物理を徹底的に理解するために定常的に原子スケール近傍あるいは原子 スケールで計測できるものでなければならない。計測は、これらのことを踏まえて開発されなければならない。計測は、装置開発、 試作ラインや新しい生産ラインの垂直立上げ、および生産ラインでの歩留り向上を可能にする。計測は、プロセス装置やプロセ スを より正確に評価できることから、“製造コストの削減”や“新製品を市場に投入するまでの時間の短縮”を可能にしてくれる。 チップ種類の多様化が進むことは、課題の範囲をさらに広げることになり、すでに限界にある計測研究・開発のリソースを分散さ せることになろう。装置メーカ、半導体メーカ、コンソーシアムおよび研究機関の計測に携わっている人達は、ITRS で示された要 求期限に間に合わせるために、協力して研究・開発および装置試作を行わなければならない。将来の技術世代で用いられる 構造や材料が不明確な場合には、今まで以上に対応する将来の計測要求を正確に捉えることが出来なくなる。 さらに、或る技術世代についてみると、“半導体メーカに依っては異なった材料が使われる”ということも十分考えられ、異なった 計測が必要とされることも有り得る。high-k と low-k 誘電体膜の電気計測および物理計測を今までと同じように短期間で進 歩させなければならない。EUV（extreme ultra violet）リソグラフィーに対する強い関心によって新たにマスク計測要求項 目が加わった。技術 FEP ロードマップで議論されている最も確からしい情報に拠ると、極薄かつ恐らくは絶縁膜上歪シリコンの 上に形成されたデバイスの測定技術が必要になる。新しい計測ニーズとして、スクライブライン上のテスト構造の代わりにアクティ ブエリア上の構造を測定したいとの要求が増えている。ストレスや歪を、ナノサイズで、小さなゲートのチャネルのような埋め込み領 域について計測するといった複合的な要件の計測は非常に難しい課題である。膜や構造についての特性の計測を表面で行い、 埋め込み領域の残留特性を決定するために、物理モデルを用いなければならない場合もしばしばある。12nm 以下の技術世 代を対象とする長期的な課題は、デバイス設計や配線技術の動向が明確でないことから、今述べることは難しい。Cu 配線に
代る技術の選択は、研究課題のまま残されている。材料評価・解析や現行インライン計測の幾つかは新しいデバイスや配線の 構造に使えるけれども、生産に適用可能な計測を開発するためには “材料、デバイスおよび配線構造についての或る程度以 上の知識”が必要である。2013 ITRS は新たに MEMS の章が追加されている。 計測装置の開発を成功させるためには、“新材料や新構造の計測に使えるようにすること”が必要である。実用化するために は、“必要とされる標準試料の製作”および“生産に先立つ計測方法の開発”に最新の技術・設備を活用できるようにしなけれ ばならない。微細化の速度や新材料・新規構造の導入は既存の計測能力にとっての課題である。幾つかの例では、複数世代 に渡って既存の計測手法を適用することが可能である。他方、必要とされる計測について、計測能力の不十分な装置で行わ なければならない場合もありうるだろう。長期間に渡るナノデバイスの研究によって新たな計測手法や計測のために応用できる 可能性のある実験機が提供されるかもしれない。活用するためには、計測技術開発とプロセス開発との連係をより緊密にする ための注意が要る。計測がプロセス装置およびプロセスに上手く適合していれば、試作ラインや生産ラインの立上げ期間が短縮 される。妥当な CoO(Cost Of Ownership)を維持しながら最大の生産性を得るためには、上手く設計・製作された装置と 適切な計測を適当に組み合わせることが必要になる。 製造ラインにおける計測にとっての今後の基本的な課題は、利益が出せる高い生産性を維持しながら、原子レベルの計測 や制御をしなければならないということである。製造現場では、計測は、データベースや知的情報を有する工場の自動化システ ムと接続されている。オフラインの材料評価・解析情報も、工場の自動化システムと接続できる方向で進展している。あらゆる 領域における計測技術（特に YE 章で扱っている）は、CIM（Computer Integrated Manufacturing）やデータ情報 システム、あるいは情報データベースに基づくプロセス制御システムとの接続が進んでいる。しかしながら、Integrated
Metrology（情報集約計測）には普遍的な定義が必要である。この言葉はオフライン計測からインライン計測及びその場計 測への緩やかな移行と関連した言葉となってきている。オフライン計測、インライン計測、その場計測が適切に連携することによっ て APC（Advanced Process Control：先端プロセス制御）や急速な歩留まり習熟が可能となる。
今後のトレンドには、ウェーハ表面の形状の計測と合わせて物理モデルを使用することも期待されている。計測のロードマップで は、何年にも渡り繰り返し事前の研究、開発及び製造元による主体性を求めてきた。計測とプロセス技術開発との関係は、根 本的な構造改革が必要である。過去においては、目標とされるプロセス技術に先立って計測技術を開発することが課題であっ た。今日、我々は、全く新しい材料や全く異なったデバイス設計の選択を決定できない状況からくる不確実さに直面している。 計測データ、情報、最適フィードバック、フィードフォワード、リアルタイムプロセス制御の相互関係を理解することが計測とプロセス 技術の関係を再構築するための鍵である。計測ロードマップに 3D Nanomerology（3 次元ナノ計測）に対応した計測要 求の章が追加された。
1.2. 概要
2013 年の計測ロードマップに記載されている項目は、顕微鏡観察； パターン寸法（CD；Critical Dimension）と重 ね合わせ；膜厚とプロファイル； 材料と汚染解析；3 次元計測、新探究材料、新探究デバイス； 標準試料／標準物質 である。これらの話題はこの章の以下の節で述べられる：顕微鏡観察法；リソグラフィ計測； FEP 計測；3 次元配線計測 （3D Interconnect Metrology）; 従来の配線計測（Interconnect Metrology）; 統計限界に直面しているプロセ スおよび原子サイズに近づきつつある物理構造の計測； 配線における計測；材料および汚染の評価・解析； および新材 料・デバイスの評価・解析と計測; 標準試料／標準物質；および 3D Nanometrology（3 次元ナノ計測）の要求と課 題；その計測システム。 新しい計測技術および標準（訳者注：国家的あるいは国際的な規格および標準試料／物質）の開発には、国際的な 協力が必要になるであろう。計測およびプロセスの研究・開発機関は、装置メーカおよび IC メーカなどの産業界と共同して動か なければならない。IC メーカと計測装置メーカが早い時期から協力することで、“測定装置を最も効果的に使用できるような技 術ロードマップ”が作られるであろう。計測・プロセスおよび標準の研究機関、標準の推進組織、計測装置メーカ、および大学で 計測に携わる人々は、計測方法の標準化・改善および標準試料／標準物質の製作に関し、引き続き協力して行かねばなら ない。尺度に関する標準化された定義と手順があるにも拘らず、測定の精密さ対プロセス許容度比（P/T 比；
Measurement Precision to Tolerance Ratio）のように、尺度を個々に用いることが普通である 1。P/T 比は、統計的 プロセス制御（SPC；Statistical Process Control）に不可欠な自動測定能力を評価するためのものであり、測定ばらつ きすなわち測定の精密さを製造ばらつきと関連付けるものである。測定装置の測定ばらつきは、当該製品あるいは当該プロセ スとは無関係の標準試料／標準物質を用いて求められることが多い。したがって、公称測定精度は製品ウェーハを測定する際 の装置起因測定ばらつきを反映していないかも知れない。装置感度が不十分なため、“小さいけれども許容することができない プロセス変動”を見逃すことも有り得る。計測装置の分解能を統計的プロセス制御に使用するためには、分解能を正確に表わ す尺度が必要である。“測定の精密さ対プロセスの変動し易さの比”の逆数は、信号対雑音比 （S/N 比） あるいは弁別比 と云われることもある。しかしながら、何の分解能かは対象プロセスに依存し、特別の計測技術が必要となるかもしれない（厚さ や幅の測定には空間分解能、表面汚染金属のレベル測定には原子パーセントの違いを弁別するための分解能が要ることな ど）、分解能の尺度を測定項目毎に定めることが必要になるかも知れない。新しいニーズとして、“計測装置が連続的なデータ ではなく離散的なデータを出力する場合の測定精度の決め方”を標準化することが挙げられる。このようなことは、例えば、有意 差が装置分解能よりも小さい時に起こる。
組込み計測の考え方は、スタンドアローン計測および“センサに基づいた計測（Sensor Based Metrology）”自体にも 適用される。雰囲気温度や湿度の僅かな変動のように 装置校正および測定精度に影響を与える要因は、監視され、計測装 置の性能 ひいては 統計的なプロセス制御を改善するために用いられる。 ウェーハメーカ、プロセス装置メーカ、試作ライン、および新しく立ち上げる生産ラインの夫々で、測定への要求内容および必要 時期が異なる。試作ラインでは、より短い期間で立ち上げることが必要であり、試作開始前にプロセス装置やプロセスを十分に 評価・把握できるようにしなければならない。しかし、プロセスの完成度が高くなるにつれて、計測の必要性は減小するはずであ る。デバイス寸法が縮小して行くにつれて、物理計測の課題は重要な電気特性データを与えてくれるインラインでの電気テストと 歩調を合わせて行くことになろう。
1.3. 産業基盤の必要性
メーカが計測装置、センサ、制御装置、および標準試料／標準物質を合理的な価格で提供しようとするならば、健全な産 業基盤が必要となる。MEMS（Micro-Electro-Mechanical Systems）を用いた計測やナノテクノロジのような芽を R&D から製品にまで育て上げようとするならば、新規の研究や開発が必要となるであろう。多くの計測装置メーカは、小さな企業であ り、先端的な用途向けに新しい装置を開発するための費用を負担できない。計測装置が当初に売れるのは、装置開発用やプ ロセス開発用だけである。開発した計測装置が半導体メーカに数多く・継続して売れるようになるまで、数年間を待たねばなら ない。装置メーカが新しい技術を設計概念の証明から装置試作・製品化を経て数多く売れるようにするまでの投資金額に見 合う資金助成が必要である。
2. 困難な技術課題
先端リソグラフィープロセス、新材料および、Beyond CMOS 材料・構造・デバイスから継続して計測要求がなされている。 EUV リソグラフィーに対する要求によって、マスク計測のために新たな装置開発をする必要性が出てきた。現状のＣＤ計測は 限界に近づいており、微細化のトレンドを維持するためには大きな進展が必要である。他方、ＣＤに対する課題としては計測 機器間のマッチング精度が挙げられる。ここ数年における短期的な計測精度の精密さ（計測の不確からしさ）の要求に対して は、計測装置を一つに固定した使用によって解決することができる。重ね合わせ検査装置の計測能力は、高精度な重ね合わ せ制御の要求に対して遅れている。フロントエンドプロセスからは、Ⅲ-Ⅴ族積層膜、高誘電率材料、２重仕事関数金属ゲー ト及び新規極薄接合ドーピングプロセスを含む新しいチャネルの計測要求が継続しており、それに対応してゆく必要がある。 FinFET のような 3 次元デバイス構造では、より厳しい形状計測およびドーピング計測が要求されている。低誘電率膜の空隙 率を制御する必要性から空隙率の計測に新たに関心が高まった。3 次元の配線技術に対する計測要求には、TSV の研究 開発の活動が大きく反映されている。次世代の 3 次元実装におけるウェーハ間の張り合わせに必要な重ね合わせ制御技術は、 “解決策が分かっている状況”である。Beyond CMOS の研究開発に関しては、グラフェンの計測技術が様々分野で大きく前 進したが、量産にはまだ課題があり、引き続き研究開発が必要である。大きな領域で均一なグラフェンを形成するためには、物 理的及び電気的な計測技術が不可欠である。さらに、計測の研究開発機関は他の Beyond CMOS 材料についても扱って いる。2.1. 困難な技術課題
以下に挙げられている“計測に関する短期的課題”の多くは、12nm ハーフピッチ以降も課題として残るであろう。2019 年 以降の計測ニーズは、これから明らかとなるであろう新材料および新プロセスの在り方に応じて変わるであろう。従って、将来の 計測ニーズの全てを明らかにすることは難しい。パターン寸法を縮小すること、しきい値電圧やリーク電流のようなデバイスパラメ ータをより厳しく制御すること、そして 3 次元配線のような新しい配線技術は、物理計測技術に大きな挑戦的課題を与えるこ とになるであろう。所望のデバイス･スケーリングを成し遂げるために、計測装置は原子スケールでの特性測定ができなければなら ない。Table MET1 に、計測の 10 大課題を示す。Table MET2 に計測の技術要求を示す。Table MET1 Metrology Difficult Challenges 困難な技術課題 ≥ 12 nm ノード 問題の内容 実時間その場計測装置、組み込み計測装置、およびイン ライン計測装置の計測データを工場および会社規模で 統合すること；頑丈なセンサ（robust sensors、訳者 注：測定精度に余裕があり、環境の変動などに強いセン サ） およびプロセスコントローラの開発；センサの追加が 可能なデータ管理。更に不良品の減少、製品品質の向 上およびサイクルタイムの減少。 プロセスコントローラおよびデータ管理の標準規格が必 要である。大量な生データを半導体製造の歩留り向上に 役立つ情報に転換することが必要である。トレンチエッチ ング時の終点、およびイオン注入時のイオン種／エネルギ ー／ドーズ量（電流）を検出するために、より良いセンサ の開発が必要である。仮想計測法も含めた既存の計測 法はますますスマート計測法（測定のタイミングや測定 回数を予測）のような新規可能性をサポートしてゆき、 更なる粒子管理（ロットベースからウェーハベース）への 動き、および各ウェーハの品質予測を通して不良品の減 少を図る。 SOＩ、Ⅲ‐Ⅴ、ＧｅＯなどをベースとした新しい基板が 導入されると、シリコンウェーハの計測や製造での計測が 影響を受ける。必要とされる感度でのシリコンウェーハの 不純物検出（特に微粒子）およびウェーハ周辺部の検 査不能領域の削減。 現在の計測能力では、ロードマップの目標レベルを達成 することができない。極微小粒子を検出してサイズ分類し なければならない。SOI ウェーハの計測性能を向上しな ければならない。課題は、SOI 構造からの余分な光散乱 と表面の品質に因るものである。薄い SOI の光学的性 質および電子ビームやイオンビームによる帯電は、CD、膜 厚、および欠陥検出に影響を及ぼす。 自己組織化リソグラフィーのような新しい技術、FinFET や MuGFET トランジスタ、メモリ素子の容量やコンタクト 穴のように複雑な 3 次元構造、および 3 次元配線の制 御は、素早く立ち上げるための準備ができていない。 FinFET 構造のオフラインの評価・解析技術において顕 著な進歩があったが、“FinFET トランジスタはハーフピッ チ 12 nm の世代に量産される予定である”という最近 の報告では、インラインの形状、組成、ドーパント計測に 関する短期的な要求に重きが変わっている。ブロック共重 合体の物性がリソグラフィーの計測法に新たな課題を与 えている。3 次元配線には多くの実現方法がある。新し いプロセスを制御するために必要とされることが明確にな っていない。たとえば、容量・デバイス・コンタクトを含めて トレンチ構造には 3 次元（最少寸法（CD）と深さ）測 定が必要であろう。
複雑な積層材料の測定、および界面における物理的性 質や電気的性質の計測。 制御された薄膜と界面層を含む新 high‐k ゲート／容 量誘電膜、配線バリアのような薄膜と low‐k 誘電膜、 およびその他のプロセスニーズに対応する標準試料／標 準物質と標準測定方法。ゲートや容量誘電膜の光学的 測定結果は広い領域の平均であり、界面層の評価・解 析が別に必要になる。歪 Si,SOI,Ⅲ‐Ⅴ，ＧｅＯＩ及 びその他の基板あるいはバリア層の測定で積層構造に 対するキャリア移動度評価が必要になるだろう。メタルゲ ートの仕事関数の評価は、もう一つの大きなニーズであ る。 測定用のテスト構造と標準試料／物質。 特にスクライブラインでテスト構造に割当てられる面積が 縮小している。スクライブライン上に置かれたテスト構造で はチップ内の特性変化と相関が取れないという懸念があ る。重ね合わせその他のテスト構造はプロセス変化に敏感 であり、テスト構造はスクライブライン上とチップ内の対応 が取れるように設計を改善する必要がある。標準化機関 は最先端の開発・製造ラインを使って標準物質を作るこ とができるように早急に働きかけることが必要である。 困難な技術課題 <12 nm 問題の内容 ウェーハおよびマスクに関する 3 次元構造のＣＤ計測／重 ね合わせ精度測定／欠陥検出／解析に使用する非破壊の 生産用計測技術。 表面帯電およびコンタミネーションは SEM 像形成時の障害 となる。ＣＤ計測では全体のプロファイルを考慮しなければ ならない。与えられたプロセス制御状況に対して利用しうるイ メージング技法と散乱解析技法の両方を有していることが肝 要である。ステッパの焦点と露光量、エッチバイアス（エッチ 後寸法とレジスト寸法の差）などのプロセス制御は高精度 化と 3 次元対応が必要である。 チップ内特性を測ることでチップ間やウェハ間ばらつきを反 映できるような新しい計測法を考える必要がある。 デバイス縮小に伴って、テスト構造を変えた場合の特性と チップ内の特性との相関を取るのが難しくなっている。測 定試料の択び方を最適化することが、これ等の問題を解 く鍵である。 統計変動が顕在化する 12nm ノード以降でのプロセス制 御。 自然現象としてのゆらぎが計測を制限する領域では、プ ロセスを制御することが困難となろう。たとえば、低ドーズ のイオン注入、薄いゲート絶縁膜、および極微細構造で のエッジラフネスである。最先端の統計解析技術を駆使 した補完的及びハイブリッド計測技術では測定の不確か さを減少させることが求められるだろう。
デバイススケールでの構造や組成の解析、および CMOS 以降、新探究材料、新探究デバイスの測定。 界面層制御、ドーパント位置、欠陥、元素濃度に関し て、デバイススケールとの対応が取れるような材料評価や 計測方法が必要。一例は、3 次元のドーパントプロファイ ル測定。自己組織化プロセスの測定も必要である。 デバイス構造と配線技術が明確にならない段階で製造に おける計測を決める必要がある。 現在のトランジスタに代る新デバイス構造や Cu 配線に 代る材料が検討されている。 自己組織化（ＤＳＡ） サイズ、場所及びアライメントなどのキーとなる測定量は 適切に定義される必要がある。測定量のいくつかは材料や システムに依存している。材料の多くはかなり似通っており、 必要とされるコントラストを有するための特性を特定するこ とは困難である。キーとなる疑問は表面の低密度や埋め込 まれている欠陥を検出することが出来るかどうかである。 マスクの欠陥 マスクの欠陥、特にＥＵＶでの欠陥は引き続き課題とな るであろう。これらの課題としては見えない欠陥、不均一 な薄膜の厚み、相分離、反射率を含む。
TableMET 2 Metrology Technology Requirements
3. 顕微鏡観察
顕微鏡観察は、“2 次元分布”すなわち“集積回路（IC）パターンの形状や外観を示すデジタル画像”が重要な情報を与 えてくれるので、核となるプロセス技術の多くに用いられている。通常、“先ず画像形成ありき”ではあるが、画像形成は 多くの場 合 “それを観察し、測り、そして制御することができる”という一連の過程の 第 1 段階に過ぎない。顕微鏡は、一般的には光、 電子ビーム、あるいは走査プローブを用いる。“画像形成した後に測り制御する”というオンラインの応用には、欠陥や微粒子の 検出・レビュー・自動分類に加えて、パターン寸法（CD）や重ね合わせ精度の測定がある。ウェーハが高価かつ多量に要るこ とから、高速、非破壊、インラインでの画像形成・測定の要求が増えつつある。IC パターンのアスペクト比が大きくなりつつあるこ とから、これまでの横方向のパターン寸法（例えば 線幅）の測定に加えて、3 次元形状を詳細測定することの重要性が増し ており、インラインで使えるようにすべきである。“先進的なデジタル画像処理・解析技術、遠隔存在（Telepresence； 訳 者注：ここに居るのに、其処に居るように感じさせること）およびネットワークで結んだ測定装置”を活用する新しい計測方法は、 近い将来の IC 技術ニーズに合わせて開発することが必要であろう。これらの計測方法を用いた顕微鏡観察の技術や測定は、 技術者がプロセスをより自動的なやり方で管理できるように、詳細かつ十分なプロセス情報を逸早く提供するように機能しなけ ればならない。 電子顕微鏡観察 － “電子ビームを試料に照射し画像を形成する原理の顕微鏡観察”には、様々な方式がある。走査電 子顕微鏡観察、透過電子顕微鏡観察、走査型透過電子顕微鏡観察、電子線ホログラフィ、および低エネルギー電子顕微鏡観察などである。走査電子顕微鏡観察および電子線ホログラフィについては以下に述べる。透過電子顕微鏡観察、走査型 透過電子顕微鏡観察、および低エネルギー電子顕微鏡観察については、“材料および汚染の評価・解析”の節で議論する。 走査電子顕微鏡観察（SEM；Scanning Electron Microscopy） － 断面加工試料の評価・解析、微粒子および欠 陥の解析、欠陥像のインライン観察（欠陥レビュー）および CD 測定のために、オフライン（at-line； 訳者注：米国では 工場内でのオフライン計測を at-line と云い、ウェーハを工場外に持ち出して行うオフライン計測を offline と云うが、この場合 は前者の意味で使用されている）およびインラインの像形成法として使用され続ける。22nm 世代以降も CD 測定および欠 陥レビュー（および試作ラインでの欠陥検出）を効果的に行って行くためには、改良が必要である。十分な分解能と被写界深 度を保ちながら “試料表面の帯電、コンタミネーション、および照射損傷に起因した像質の劣化”を防ぐためには、超低エネルギ ー電子ビーム（＜250 eV）や高エネルギーSEM（10keV～200keV）を用いるなどの 新しいインライン SEM 技術が、必 要となるかも知れない。球面収差を低減して分解能を上げようとすると、実用にならないほど焦点深度が浅くなってしまうので、 “幾つかの焦点位置で取られた信号を重畳して像形成すること” および/あるいは “ビーム形状を考慮したアルゴリズムを使用す ること”が必要になるかも知れない。SEM の分解能を大幅に上げるために、透過電子顕微鏡で用いられていた収差補正レンズ 技術が、SEM に転用されるようになった。ナノチップの使用や電子線ホログラフィのような非従来型の像形成技術を量産計測 技術として使えるようにさらに開発を進める必要がある。圧力下すなわち雰囲気制御下での顕微鏡観察は、“高加速電圧で の高分解能な像形成および計測”への可能性を開いてくれるもので、新しい代替手法の一つとなり得る。バイナリマスクおよび 位相シフトマスクが、この方式の高分解能走査電子顕微鏡で上手く観測された。試料をガス雰囲気中に置くことは、表面帯 電やコンタミネーションを低減することが分った。この方法は、ウェーハの検査、像形成、および計測に役立つと期待できる。 測定の物理に従い かつ 収集された全ての情報を用いるようなデータ解析法は、独自の方法に比べて優れていることが実証 された５。 “測定された像とモデル化された像” および “速くて正確な比較技術”は、SEM の寸法計測において、重要性を増 しつつあるように見える。 CD 測定精度を向上するために、“試料物質と得られたラインプロファイルとの関係について理解を深めること”が望まれる。試料 物質の直接電離とゲート構造の帯電に起因した試料損傷が、荷電粒子ビームを用いる全ての顕微鏡の根本的使用限界を 決めることになるかも知れない。 フォトレジスト等のポリマー膜が電子ビームによって縮んだり、形状的な損傷を受けることは今では良く理解されており、多くの場 合、予めその量を予測することも可能であり、CD 計測値に補正を掛けることも可能である。 90nm 以下のコンタクト／ビアホール、トランジスタのゲート、配線ラインあるいはダマシンの溝と言った構造の実際の 3 次元形 状を測るためには、現行の顕微鏡観察および試料作成法を引続いて進歩させることが必要であろう。完全に自動化された FIB（Focused Ion Beam：収束イオンビーム）による断面加工 および TEM（Transmission Electron
Microscope：透過電子顕微鏡）あるいは STEM（Scanning Transmission Electron Microscope：走査型透過 電子顕微鏡）で像観察するための半自動化されたリフトアウト（訳者注：FIB を用いてウェーハから切り出した試料を顕微 鏡の試料台に装填すること）は、効果的であることが実証された。
He イオン顕微鏡観察（HIM） － “細く絞られた電子ビームと試料の相互作用に依って実効的なプローブサイズが拡がるこ と”に係る問題を克服するための手段として提案された。この技術は CD 測定、欠陥レビュー、およびナノテクノロジーに応用でき る可能性を持っている。HIM で 1nm 以下の分解能が達成された、しかし試料との相互作用については未だ疑問のままである。 IC 製造におけるインラインのウェーハ計測機として使用できるためには、HIM は高アスペクトのエッチング後のコンタクトホールやト レンチパターンを、電子線損傷を抑制して計測できるようにする必要がある。
走査プローブ顕微鏡観察（SPM；Scanning Probe Microscopy） － CD-SEM（Critical Dimension
Measurement Scanning Electron Microscope）の測定結果の校正に使用されるかも知れない。原子間力顕微鏡 （AFM）のように走査プローブ顕微鏡は、“被測定試料の材質に影響され難い 3 次元測定”を可能にする。プローブが細過 ぎると、プローブ先端のチップ先端部が曲げられて測定精度が悪くなる。したがって、プローブ材質と走査時に受ける力を考慮し て、プローブの形状とアスペクト比を妥当な値に設定しなければならない。短いカーボンナノチューブ（訳者注：炭素原子で構 成された径が nm 程度の筒）のような非常に硬いプローブ材料が、この問題を多少とも解消してくれるかも知れない。 他の走査型プローブ顕微鏡についての議論は、新探究材料及び新探究デバイスの章に記載している。
遠視野顕微鏡観察(Far-field Optical Microscopy) － 訳者注：回折光を利用した通常の顕微鏡での観察）－分解 能は光の波長に依って決められる。波長による限界を打破するため、遠紫外光源を用いた顕微鏡および近接場光学顕微鏡 （Near-field Microscopy； 訳者注：光が波としての性質を発揮できない極微小な領域の光、すなわち近接場光ある いはエバネッセント光を利用する顕微鏡での観察）の開発が進んでいる。自動欠陥分類ソフトの改良が必要である。光学顕 微鏡は、今後も引続いて、マルチチップモジュールのハンダバンプのような大きなパターンの検査に使われて行くであろう。 また、他の実験的に行われている新たな光学的応用事例として、従来の画像から直接計測する手法とは全く異なり、従来の 計測に代わって、あるいは、プロセスの突発的な変動を察知するために、より微細な形状を検出できる可能性を有している。し かしながら、インライン計測としての地位を確立するには、さらに研究・開発が必要である 2, 3 。 欠陥検出技術 － 各技術が極限的問題を抱えている。欠陥は“歩留りを低下させる恐れがある全ての物理的、電気的ある いはパラメータ的な異常”として定義される。現行の SEM や SPM の欠陥検出速度は、光学顕微鏡に取って代わるには余りに も遅すぎる。アレー型 SPM（訳者注：複数の SPM を配列した SPM）を用いることで高速走査の可能なことが実証されてき た（SEM よりは速いかも知れない）、しかしプローブの寿命、均一性、特性、および摩滅に係わる問題が処理されねばならな い。アレー型 SPM の技術は、並べる SPM の数を増やすことと多様な操作モードを開発することに力を注ぐべきである。アレー 型マイクロカラム SEM（訳者注：複数の超小型鏡筒を配列した SEM）が SEM のスループットを上げるための手法として提 案され、単鏡筒のマイクロカラム SEM ではその動作が実証された。静電レンズおよび磁界レンズの設計限界に挑む研究が必 要である。
4.
リソグラフィにおける計測
パターン加工技術の急速な進歩は、リソグラフィ用計測に対して、相変わらず困難な課題を課し続けている。あらゆるプロセ ス領域において、新たな材料が用いられると、リソグラフィ用計測が遭遇する課題は増加する。トランジスタのゲート長における変 動を正確に制御する取り組みは、マスク計測から始まることになる。マスク上の全ての図形は、露光装置の投影倍率の関係上、ウェーハ上に投影されたレジスト図形の 4 倍の大きさであるが、位相シフトや光近接効果補正のための補助パターンの大きさは、 投影されたレジストパターンサイズの半分程度の大きさである。マスクエラーファクター（MEF）が大きければ、マスクプロセスでも タイトなプロセス制御をしなければならないだろう。したがってより正確な計測技術が開発されなければならない。マスク計測には、 光の位相が正確に転写したかどうか観察できる計測が含まれる。ウェーハ上に形成されたパターンの CD と重ね合わせ精度の 測定もまた、次第に困難な領域に入ってきている。トランジスタのゲート長の CD 制御は、クロックスピードが早くなっている IC 製 造においては、依然として重要な要素になっている。プロセス制御と製品の処置判定のための計測技術の必要性が、“計測の 不確かさ”（measurement uncertainty）の改善の原動力になり続けてゆく。将来の技術世代のために使用可能な計 測技術を提供しようとするならば、CD と重ね合わせズレ計測に対する研究・開発活動を加速することが不可欠である。これら 全ての課題に対して、“測定能力の評価方法”を発展させる必要がある。（リソグラフィの章を参照） 従来の顕微鏡ベースの CD 計測システムをプロセス制御に応用し、製品上のモニターから、実効的な露光量、フォーカスを 計測するに至っている。同様のシステムによって、リソグラフィプロセスのモニター同様に CD や重ね合わせ計測情報を出力するこ とができる。そういった計測のプロセス制御能力と効率は進歩している。そういった新しい応用を支援する社会基盤も概ね出来 上がっている（装置や機能が市販化されている、あるいは機能の改良が可能な状況にある）。例えば、重ね合わせ計測で使 用されている従来の光計測システムでも計測できるように、リソグラフィプロセス制御のための実効露光量、フォーカスモニターもま た開発されてきている。同様の能力を有する計測手法として CD 計測に加えて、サイドウォール、高さ計測がスキャトロメトリーで 行われようとしている。全てのケースにおいて、プロセス制御のために CD 計測を行うというより、あらゆるパターン（図形）の CD は露光とフォーカスの複雑な関数であり、これらのシステムは、露光量誤差が 1 %（3σ）、フォーカス誤差が 10 nm（3σ） 程度の計測誤差を持つプロセスパラメータそのものを出力することができる。今日のプロセスモニターの能力は、15 %の露光量、 200 nm のフォーカスのプロセス裕度に対して、P/T（precision to tolerance） = 0.1 といった高いレベルにあり、これが 大量生産における k1ファクタの更なる縮小を可能にし、光リソグラフィを延命している。計測システムの安定化とマッチング精度 に対する要求が増大する傾向がある。一方、この領域における活動として、より厳密な制御とマッチング精度を高める開発を目 的とした取り組みが始まっている。これらの活動は正確な CD 計測の前提であり、単なるプロセス制御の応用や、専用のプロセ スモニターに特化したものでは無い。 計測能力が高く，効率的な直接プロセスモニター方式のリソグラフィプロセス制御においては、従来の CD 計測の技術限界 を克服する能力を持っている。現在リソグラフィプロセス制御の手法は変化しているが、この変化を加速するためには、企業間の 協力によって、直接プロセス制御の要求項目を明確にし、その制御効果を実証し、新しい計測技術の応用と応用環境の標準 化をすることが重要である。こういった変化の結果、優れた CD 計測メーカによって高性能で効率的なプロセス制御の手法が提 供され、差別化が行われ、リソグラフィの計測に恩恵をもたらすだろう。しかしながら、特に、校正や先端マスクデザインルール （例：様々な露光条件において、OPC（光近接効果補正）や RET（超解像技）を適用し、1、2、3 次元のスルーピッチ 計測あるいは各種レイアウト計測を通して検証される）が遵守されているかどうかを検証するための CD 計測の領域において、 次世代技術の計測要求を満たすには、“絶対的な正確さ”（absolute accuracy）の新たな基準が必要である。 しばしば、製造工程において、特殊なテスト構造を用いた CD 計測が行われている。このような場合においては、実素子の 寸法は計測されない。CD-SEM は、今後もウェーハあるいはマスク上のラインパターンやビア/コンタクトパターンを計測するのに 用いられる。193 nm の露光に用いられるフォトレジストの電子ビーム照射ダメージを克服するために、かなりの努力が注がれて きた。そして、EUVL といった代替リソグラフィ技術が導入される際も同様のことが行われるだろう。本件については前述の顕微鏡 の章でも議論したように、実際に結果を出すための努力が始まっている。
積層構造材、表面状態、ラインパターン形状、あるいはラインパターン近傍のレイアウトでさえ CD-SEM の 2 次電子信号 波形や、ひいてはその信号波形から抽出されるラインパターンの CD に影響を及ぼす。これらの効果が、正確にモデル化され補 正されなければ、CD-SEM の“計測変動”（measurement variation）やトータルの不確かさが増加してしまう。分解能と “精密さ”（precision）を向上させる電子ビーム光源の開発試験が続けられている。CD-SEM は、SEM を基本原理とした CD 計測において、新たな手法が見出せない限り、浅い焦点深度の問題に直面することになるだろう。高加速電圧の CD-SEM や低損失検出器が CD-CD-SEM の延命として提案されている。 統計的に確かな SEM 計測を実現するためには、適切な種類と量の情報を集めることが不可欠である。必要以上の情報を 集めることはスループットの低下につながる。一方、情報が不十分であったり、間違った情報を収集した場合には プロセス制御 を損なってしまう。計測の妥当性を示すと共に、必要な情報を明らかにし、それを表現する計測手法を開発することが大切であ る。SEM 分解能レベルのピクセルを用い、かつ、より広い視野（FOV：Field Of View）を用いることにより、多点計測 （MFM：multiple feature measurement）の活用領域を大幅に広げることが出来、単位時間当たりの情報量を増や すことが出来る。これにより、スループット低下を招くことなくサンプリング量が増え、計測結果の有効性が高まる。
CD-SEM と DBM（Design Based Metrology）アプリケーションでは、設計情報を利用した自動レシピ作成を行うこと ができる。このアプリケーションでは、2 次元輪郭線情報の取得と GDS ファイルとの比較を通して大規模な設計インテントの検 証に SEM を用いることを可能とした。技術世代の進展と共に、リソグラフィでの OPC 開発に必要な計測点数は指数関数的に 増大すると考えられ、OPC の開発並びに検証のためには DBM アプリケーションが非常に重要となってきている。また、ダブルパタ ーニングのための DBM アプリケーションも検討されている。これは DFM（Design For Manufacturing）の領域とのインター フェースとして中心的な役割を担っている。また、レティクル上の CD 情報を集めウェハ上の CD 情報と比較することはいくつかの 場合において重要なアプリケーションであり、輪郭線情報と共に用いることにより大きな効果を出すものと予測される。 しかしながら、まだ多くの解決すべき課題が残っている。それらは輪郭線の誤差要因のテスト方法、輪郭線のレファレンス計 測、SEM 輪郭線のモデリングなどである。輪郭線の信用度は共通の技術課題であり、最新の改善によりこの産業に価値がも たらされる領域である。輪郭線の欠落部あるいは消失部は、試料あるいは計測装置のいずれにも関係する理由により発生し 得る。これらは、エッジに平行な方向へ電子線（高速）走査を行った際の微弱な信号（訳者注：二次電子信号）、あるい はその切れ目、また、輪郭線に沿った信号コントラスト変動を主な要因として発生する。それらは下層構造の変動（例えば、 側壁角度の変化、再進入(reentrance)）や走査型電子顕微鏡（SEM）におけるエッジ近接効果のような装置特有の事 由により発生する。 例えば、アクティブエリア上のポリシリコンゲート配線の場合のようないくつかのケースでは、輪郭線の切れ目が自然に発生して しまう。完全な輪郭線を得るというこの課題は、輪郭線の抽出精度と強い関係がある。輪郭線抽出アルゴリズムは２次元画 像処理技術を用いるため、従来のラインスキャン方式による 1 次元の CD 値抽出アルゴリズムとはその機能が異なる。特に、エ ッジ検出と信号平均化の程度に大きな違いがあることが知られている。また、サンプリングも大きな影響を及ぼす。わずか５本の 輪郭線を平均化した場合であっても、パターンの局所ラフネスの影響は平均化効果により除去されるため輪郭線抽出精度が 向上する。これにより SEM 画像より抽出された輪郭線とシミュレーション（訳者注：リソグラフィシミュレーション）による輪郭線 との一致度も改善される。
効果的な OPC のためには、SEM 輪郭線と設計データの位置合わせに関する要求事項にも注意を払っていく必要がある。 SEM 輪郭線と設計データ間の回転ずれ、位置ずれオフセットを補正する機能、視野歪みを補正する機能がモデルに必要であ る。これは製造誤差に及ぼす計測精度といった問題に多少なりとも影響する。SEM 輪郭線と設計データをマッチングさせる際の 計測誤差の許容範囲についてはまだ合意に至っていない。例えば、輪郭線を引き伸ばすことにより除去される一定の倍率誤差 は SEM 視野内の非線形性ほど問題とはなっていない。 輪郭線計測精度の改善に有効な他の手段として、輪郭線抽出法とモデリングソフトウエアの高度化がある。例えば、輪郭 線抽出精度を明らかにするため 95%信頼区間を設定する方法がある。最終的な輪郭線計測の指標は、このロードマップ中 にもある従来の線幅計測の指標と矛盾しないものとすべきであることを明記しておきたい。 スキャトロメトリーは製造現場に導入され、ラインパターンの形状計測に用いられるようになった。スキャトロメトリーには、単一 波長－多入射角光散乱測定と、多波長－単一入射角光散乱測定の 2 方式がある。最近の進歩としては、シミュレーション により生成したライブラリーを使用しなくとも、CD やラインパターン形状を特定できる精度に到達している。スキャトロメトリーは APC における計測機として用いられることで、トランジスタの主要な電気的特性の分布を、非常にタイトに制御できることが示さ れている。次の段階は、コンタクトやビア構造に、また、モデルを作るのに多くのパラメータを必要とする複雑な形状に適用できる スキャトロメトリーの開発である。スキャトロメトリーの計測モデルは、ラインパターンや下地の材質の光学的な性質が均一である ということを仮定している。表面異常や不均一なドーパント分布はスキャトロメトリーの計測結果に影響を及ぼす可能性がある。 それゆえに、スキャトロメトリーのモデルでは、校正や定期的な検証が不可欠である。リソグラフィとエッチングのマイクロローディング 効果はラインパターンの CD に顕著な影響を及ぼすだろう。スキャトロメトリーは特殊なテスト構造を用いて計測を行うため、 SEM、AFM、あるいは TEM などの他の CD 計測技術を用いて、スキャトロメトリー計測用テスト構造の CD と回路中のパター ンの CD との相関を取る必要性がある。スキャトロメトリーは、計測の“精密さ”（precision）を高めると同時に、小さなテスト 構造でも計測できるようにする必要がある。ダブルパターニングの使用量が増えると、加工されたパーンの計測において様々な技 術課題が発生する。２回に分けて露光されたパターンについて、CD、側壁角、ラフネス、ピッチ（合わせずれ）など、それぞれの 分布を別個に計測し制御するが必要となる。いくつかの手法では、反射防止膜（ARC）を用いることにより UV 光が下層に 侵入するのを防ぐことが出来るかもしれない。 CD 計測に関して新たな計測方法の提案がなされており、その計測手法が製造ラインへ最初に導入される機会は 16 nm DRAM ハーフピッチの世代となる模様である。22 nm ハーフピッチについては既にデバイス開発段階に入っており、β 版の計測 装置は、あらゆるプロセス領域で使用できる状況にある。新たに有効な計測の解決策としては、He イオン顕微鏡（顕微鏡の 章で議論されている）や小角Ｘ線散乱（CD-SAXS; Small Angle X-ray Scattering）が含まれている。 CD-SAXS はグレーティング構造の試料に X 線を照射し、その透過 X 線情報を解析することで、測定試料の平均 CD、サイドウォールの 平均角度およびラフネス、さらには、グレーティング構造内の各線幅のバラツキも計測する能力を有することが示されている。そし て多層構造内のもっと複雑なパターンについても同様の計測が可能であることが示されている。 製品の性能を向上させるために、リソグラフィ計測におけるフィードフォワード制御の概念を広げ、少なくともレジストパターンや マスクパターンの測定データを用い、エッチング等の次工程のプロセス制御を行う仕組みが必要である。フィードバック制御の仕組 みも、過去に取得した大量のデータから適切なプロセス制御パラメータを設定するために同様に必要である。CD 制御に重ね合 わせ精度測定装置を用いることも既に報告されている。この方法は、ラインパターンの幅の変化がフォトレジストラインパターンの
ラインパターンの長さにも影響をするといった事実に基づいており、このラインパターン長は、光学式の重ね合わせ精度測定装置 を用いて測定することができる。この場合、ラインパターン配列とスペースパターン配列を含む特殊なテスト構造が必要である。 CD-AFM 計測はラインパターン形状や CD 計測、あるいは輪郭線計測の校正に用いることができる。もし、CD-AFM を 50 nm 以下の密ラインパターン計測に適用するのであれば、新規なプローブチップ技術と 3 次元傾斜可能なカンチレバーが必 要である。フォーカス－露光量との相関の調査（特にコンタクト/ビアホールに対して）に関しては、ラインパターン形状との相関 が直接観察できるデュアルカラムの FIB（SEM+FIB）は勿論のこと、前述した全ての方法で行うことが出来る。電子線ホログ ラフィーも長期的な CD 計測技術として提案されている。 今後のテクノロジー世代において、例えば 16 nm ノードでは、ロジック製造のバルクは単純なプレーナ型デバイスから FinFET のような非プレーナ型構造に移行するということが言われている。そして、同様の移行は、メモリ構造においても、まさに 始まろうとしている。この移行は、計測に多くの新しい課題を突き付けることになる。そこでは、プロセスを制御する主要なパラメー タは、もはや試料形状のボトム寸法ではなくなってくるだろう。それゆえ、高感度な 3 次元計測は真に必要とされるだろう。
