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DATA SHEET

TE7740RPF

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2 Rev.1.02

変更履歴

Revision 日付内容 1.00 2014/10/10 ・初版 1.01 2014/10/24 ・車載関連説明文削除 1.02 2015/10/06 ・会社所在地を本社に修正

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‐目次‐

1. 概要 ... 7 2. 特徴 ... 7 3. ブロック図 ... 9 4. 端子配列 ... 10 4-1. 端子配置図（Top View） ... 10 4-2. 端子配列表 ... 11 5. 端子説明 ... 13 5-1. CPU I/F ... 13 5-2. 拡張 I/O I/F ... 13 5-3. クロック/リセット ... 13 5-4. 電源 ... 13 5-5. テスト ... 14 5-6. GPIO にマルチプレクスされた機能 ... 15 6. レジスタ ... 17 6-1. レジスタマップ ... 17 6-2. レジスタ詳細 ... 21

Common Configuration 1 Register ... 21

6-2-1. Common Configuration 2 Register ... 23

6-2-2. Common Configuration 3 Register ... 24

6-2-3. GPIO Port 1 Configuration Register ... 25

6-2-8. Interrupt Factor Status 1 Register... 30

6-2-9. Interrupt Factor Status 2 Register ... 31

6-2-10. Interrupt Factor Status 3 Register ... 32

6-2-11. GPIO Port 1 Input/Output Data Register (P1-P8) ... 33

6-2-16. I2C Clock Control Register ... 34

6-2-17. I2C Control Register ... 35

6-2-18. I2C Command Register ... 36

6-2-19. I2C Interrupt Enable Register ... 37

6-2-20. I2C Interrupt Status Register ... 38

6-2-21. I2C Send/Receive Data Register ... 40

6-2-22. UART Reciever Buffer Register (DLAB=0) ... 41

6-2-23. UART Transmitter Holding Register (DLAB=0) ... 41

6-2-24. UART Interrupt Enable Register (DLAB=0) ... 42

6-2-25. UART Interrupt Identifier Register ... 43

6-2-26. UART FIFO Control Register ... 44 6-2-27.

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UART Modem Status Register ... 49

6-2-31. UART Divisor Latch LSB Register (DLAB=1) ... 50

6-2-32. UART Divisor Latch MSB Register (DLAB=1) ... 50

6-2-33. Pulse Counter Control Register ... 51

6-2-34. Pulse Counter Clock Divide Ratio Register ... 52

6-2-35. Pulse Counter Count Value Register ... 53

6-2-36. Pulse Counter Minimum RPM Register ... 53

6-2-37. Pulse Counter Interrupt Status Register ... 54

6-2-38. PWM Control Register ... 55

6-2-39. PWM Clock Divide Ratio Register... 56

6-2-40. PWM Pulse Duty Register ... 56

6-2-41. PWM Cycle Register ... 57

6-2-42. PWM Interrupt Status Register ... 57

6-2-43. SPI Control Register ... 58

6-2-44. SPI Status Register ... 60

6-2-45. SPI System Control 1 Register ... 62

6-2-46. SPI System Control 2 Register ... 63

6-2-47. SPI Transmit Buffer Register ... 64

6-2-48. SPI Receive Buffer Register ... 64

6-2-49. SPI Transmit FIFO Threshold Register ... 65

6-2-50. SPI Recieve FIFO Threshold Register ... 65

6-2-51. Chip Version Register ... 66

6-2-52. 7. 動作説明 ... 67 7-1. 初期化制御フロー ... 67 7-2. クロック構成図 ... 68 7-3. 割り込み ... 69 割り込み構成図 ... 69 7-3-1. 割込み要因とマスク及びクリア ... 70 7-3-2. 割り込みシーケンス ... 75 7-3-3. 7-4. GPIO ... 76 GPIO ポートと GPIO データレジスタの関係... 76 7-4-1. 7-5. I2C ... 77 I2C 処理フロー ... 77 7-5-1. I2C 動作例 ... 78 7-5-2. I2C SCL 端子周波数設定例 ... 81 7-5-3. 7-6. UART ... 82 外部入力クロック(XI 端子 or CKIN 端子)：48MHz の場合 ... 83 7-6-1. 外部入力クロック(XI 端子 or CKIN 端子)：40MHz の場合 ... 83 7-6-2. 外部入力クロック(XI 端子 or CKIN 端子)：33MHz の場合 ... 84 7-6-3. 外部入力クロック(XI 端子 or CKIN 端子)：24MHz の場合 ... 84 7-6-4. 外部入力クロック(XI 端子 or CKIN 端子)：18.5MHz の場合 ... 85 7-6-5. 外部入力クロック(XI 端子 or CKIN 端子)：14.7456MHz の場合 ... 85 7-6-6. 自動 CTS 端子の動作 ... 86 7-6-7. 自動 RTS の動作 ... 86 7-6-8. 7-7. PWM ... 87 PWM 概略ブロック図 ... 87 7-7-1. PWM タイミング図 ... 88 7-7-2. 7-8. Pulse Counter ... 89

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Pulse Counter 概略ブロック図 ... 89 7-8-1. Pulse Counter 動作説明 ... 90 7-8-2. 7-9. SPI... 91 クロック極性 ... 91 7-9-1. SPI 動作説明 ... 92 7-9-2. 8. 電気的仕様 ... 98 8-1. 絶対最大定格 ... 98 8-2. 推奨動作条件 ... 98 8-3. 直流特性 ... 99 8-4. 消費電流 ... 100 8-5. 入出力端子容量 ... 100 8-6. 交流特性 ... 101 CPU インタフェース ... 101 8-6-1. GPIO ... 103 8-6-2. I2C ... 104 8-6-3. UART ... 106 8-6-4. PWM ... 107 8-6-5. SPI ... 108 8-6-6. 割り込み ... 110 8-6-7. クロック入力条件 ... 110 8-6-8. リセット入力条件 ... 111 8-6-9. 電源投入シーケンス ... 112 8-6-10. 9. 外形寸法図 ... 115 Appendix 1 推奨外付け発振子 ... 116

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‐図‐

図 7-1 初期化制御フロー ... 67 図 7-2 クロック構成図 ... 68 図 7-3 割り込み構成図 ... 69 図 7-4 割り込みシーケンス参考例 ... 75 図 7-5 I2 C 処理フロー ... 77 図 7-6 スレーブアドレスのみ送信 ... 78 図 7-7 データ送信 ... 79 図 7-8 データ受信 ... 80 図 7-9 UART 分周比ブロック図 ... 82 図 7-10 CTS 端子タイミング図 ... 86 図 7-11 RTS タイミング図 ... 86 図 7-12 PWM 分周比ブロック図 ... 87 図 7-13 PWM タイミング図 ... 88 図 7-14 Pulse Counter ブロック図 ... 89 図 7-15 Pulse Counter エラー監視 ... 90 図 7-16 SPI タイミング図（FBS ビット=”0”の場合） ... 91 図 7-17 SPI タイミング図（FBS ビット=”1”の場合） ... 91 図 7-18 チップセレクト信号自動制御タイミング図 1 ... 95 図 7-19 チップセレクト信号自動制御タイミング 2 ... 95 図 7-20 SPI メモリデバイスアクセスタイミング例... 96 図 8-1 推奨電源投入・電源切断順序 ... 113 図 8-2 HVDD が LVDD より先に投入、後から切断される場合 ... 114

‐表‐

表 7-1 Interrupt Factor Status 2 Register 関係表... 71

表 7-4 GPIO ポートと GPIO データレジスタの関係 ... 76 表 7-5 SCL 端子の周波数設定例（外部入力クロック=48MHz の場合） ... 81 表 7-6 外部入力クロック=48MHz の場合 ... 83 表 7-7 外部入力クロック=40MHz の場合 ... 83 表 7-8 外部入力クロック=33MHz の場合 ... 84 表 7-9 外部入力クロック=24MHz の場合 ... 84 表 7-10 外部入力クロック=18.5MHz の場合 ... 85 表 7-11 外部入力クロック=14.7456MHz の場合 ... 85 表 7-12 外部入力クロック=48MHz の場合 ... 97

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1. 概要

TE7740RPF は、CPU の周辺に接続する LSI で、各種 I/O を 1 チップに集約した LSI です。TE7740RPF は、必要なインタフェース機能や汎用入出力ポートをレジスタ設定で選択する事が出来ますので、お客様のシステムに柔軟に対応する事が可能です。

2. 特徴

 I/O 拡張部  GPIO (1) 36 本を提供 (2) ポート単位で入出力の設定可能  UART (1) 5ch を提供 (2) 1ch のみフロー制御対応 (3) Baud Rate 用の分周比を設定可能：16(1×16)分周～1,048,560(65,535×16)分周外部入力クロック：48MHz 入力時、Max.3Mbps (4) パリティの有無、偶数/奇数パリティの選択、STOP ビットのビット数選択可能 (5) 各 ch の送受信毎に 16Byte の FIFO を内蔵  SPI (1) 4ch を提供 (2) SPI クロック用の分周比を設定可能：8 分周～2048 分周外部入力クロック：48MHz 入力時、Max.6MHz (3) CS 信号自動制御機能搭載 (4) 2ch のみ送受信毎に 32Byte の FIFO を内蔵  PWM (1) 2ch を提供 (2) 内部動作周波数：1 分周～2048 分周外部入力クロック：48MHz 入力時、48MHz～23.4KHz (3) 変換周期：内部動作周期×2～256 クロック外部入力クロック：48MHz 入力時、41.7ns～10.9ms (4) 分解能：8bit (5) ストップ時の極性(“High” or “Low”)選択可能 (6) アウトプットコンペア機能搭載

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 Pulse Counter (1) 2ch を提供 (2) 内部動作周波数：1 分周～48 分周 (3) パルスカウント周期：200ms/500ms/1s (入力動作周波数による) (4) カウンタビット長：8bit (5) 各 ch において、エラー出力機能有り  I2 C (1) 2ch を提供 (2) I2C シングルマスタ機能 (3) 各 ch 毎に転送スピード(100KHz or 400KHz)の選択可能  CPU I/F  8bit 非同期バス I/F  全般  外部入力クロック：Max.48MHz  動作周囲温度範囲：-40℃～+85℃  電源電圧：Core 1.8V, I/O 3.3V  パッケージ：81pin PFBGA (ボールピッチ：0.8mm)  パッケージサイズ：8mm×8mm

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3. ブロック図

GPIO Port 1 SPI用レジスタ Pulse Counter用 レジスタ PWM用レジスタ UART用レジスタ GPIO用レジスタ I2_{C CH1 I/F} I2_{C CH2 I/F}

Pulse Counter CH2 I/F UART CH1 I/F UART CH2 I/F

PWM CH1 I/F PWM CH2 I/F SPI CH4 I/F

Pulse Counter CH1 I/F

GPIO Port 2

GPIO Port 4 2 bit

2 bit 2 bit

8 bit Input /Output Port

GPIO Port 3 共通レジスタ I2_{C用レジスタ} UART CH5 I/F CPU I/F P5:P6 P7:P8 P9:P12 P13:P16 P21:P24 P25:P28 P29 P32 P30 P31 P17:P24 P25:P32 XCS XRD XWR A0:A6 D0:D7 XINT XRST 内部動作用発振器 XO XI SPI CH2 I/F P33:P34 4 bit 4 bit

8 bit Input /Output Port

SPI CH3 I/F

P35:P36

UART CH3 I/F P1:P2

8 bit Input /Output Port P1:P8 SPI CH1 I/F P17:P20 UART CH4 I/F P3:P4 2 bit 4 bit 4 bit 2 bit 2 bit GPIO Port 5 P9:P16

4 bit Input /Output Port P33:P36

CKIN 4 bit

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4. 端子配列

4-1. 端子配置図（Top View）

ロジック信号端子番号

CPU I/F D1, E1, F1, G1, H1, D2, E2, F2, G2, H2, J2, G3, H3, J3, G4, H4,

J4, G5, H5

GPIO/UART F7, C8, D8, E8, F8, G8, B9, C9, D9, E9, F9, G9

GPIO/SPI B1, C1, A2, B2, C2, A3, B3, C3, A4, B4, C4, A5, B5, C5, A6, B6

GPIO/I2C G6, H6, G7, H7

GPIO/PWM/Pulse Counter A7, B7, A8, B8

クロック/リセット J5, J7, J8, H9

電源端子番号

1.8V 内部コア用電源 D3, F3, C6, C7, H8

3.3V I/O 電源 E3, D4, F4, E7

GND E4, D5, E5, F5, D6, E6, F6, J6, D7, A9, J9

テスト端子番号テスト A1, J1 VSS P1/ TxD_1 P3/ TxD_2 P5/ RxD_3 P9/ TxD_5 P10/ RxD_5 P11/ RTS_5 CKIN VSS P29/ PWM_1 P30/ PWM_2 P2/ RxD_1 P4/ RxD_2 P6/ RxD_3 P7/ TxD_4 P12/ CTS_5 LVDD XI P31/ PC_1 P32/ PC_2 P8/ RxD_4 P33/ SCL_1 XO LVDD VSS HVDD P34/ SDA_1 P13/ MOSI_1 P14/ MISO_1 P35/ SCL_2 LVDD VSS P36/ SDA_2 VSS VSS VSS P15/ MCLK_1 P16/ XMCS_1 VSS VSS VSS XWR XINT P17/ MOSI_2 XRST P18/ MISO_2 P19/ MCLK_2 P20/ VSS D7 XCS XMCS_2 HVDD HVDD XRD P21/ MOSI_3 P22/ MISO_3 D4 D5 P23/ MCLK_3 LVDD HVDD LVDD D6 P24/ XMCS_3 P25/ MOSI_4 D1 D2 P26/ MISO_4 A0 A1 A2 D3 TEST1 P27/ MCLK_4 A6 D0 P28/ XMCS_4 A3 A4 A5 TEST2 A B C D E F G H J 9 8 7 6 5 4 3 2 1

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4-2. 端子配列表

No Ball 配置信号名属性バッファタイプ機能 1 機能 2 端子機能ドライブ能力[mA]

1 B9 P1 I/O 3.3V (CMOS) GPIO

UART CH1

TxD_1 4mA

2 C8 P2 I/O 3.3V (CMOS) GPIO RxD_1 4mA

3 C9 P3 I/O 3.3V (CMOS) GPIO

UART CH2

TxD_2 4mA

4 D8 P4 I/O 3.3V (CMOS) GPIO RxD_2 4mA

5 D9 P5 I/O 3.3V (CMOS) GPIO

UART CH3

TxD_3 4mA

6 E8 P6 I/O 3.3V (CMOS) GPIO RxD_3 4mA

7 F8 P7 I/O 3.3V (CMOS) GPIO

UART CH4

TxD_4 4mA

8 F7 P8 I/O 3.3V (CMOS) GPIO RxD_4 4mA

9 E9 P9 I/O 3.3V (CMOS) GPIO

UART CH5

TxD_5 4mA

10 F9 P10 I/O 3.3V (CMOS) GPIO RxD_5 4mA

11 G9 P11 I/O 3.3V (CMOS) GPIO RTS_5 4mA

12 G8 P12 I/O 3.3V (CMOS) GPIO CTS_5 4mA

13 A6 P13 I/O 3.3V (CMOS) GPIO

SPI CH1

MOSI_1 4mA

14 B6 P14 I/O 3.3V (CMOS) GPIO MISO_1 4mA

15 A5 P15 I/O 3.3V (CMOS) GPIO MCLK_1 4mA

16 B5 P16 I/O 3.3V (CMOS) GPIO XMCS_1 4mA

17 C5 P17 I/O 3.3V (CMOS) GPIO

SPI CH2

MOSI_2 4mA

18 A4 P18 I/O 3.3V (CMOS) GPIO MISO_2 4mA

19 B4 P19 I/O 3.3V (CMOS) GPIO MCLK_2 4mA

20 C4 P20 I/O 3.3V (CMOS) GPIO XMCS_2 4mA

21 A3 P21 I/O 3.3V (CMOS) GPIO

SPI CH3

MOSI_3 4mA

22 B3 P22 I/O 3.3V (CMOS) GPIO MISO_3 4mA

23 C3 P23 I/O 3.3V (CMOS) GPIO MCLK_3 4mA

24 A2 P24 I/O 3.3V (CMOS) GPIO XMCS_3 4mA

25 B2 P25 I/O 3.3V (CMOS) GPIO

SPI CH4

MOSI_4 4mA

26 C2 P26 I/O 3.3V (CMOS) GPIO MISO_4 4mA

27 B1 P27 I/O 3.3V (CMOS) GPIO MCLK_4 4mA

28 C1 P28 I/O 3.3V (CMOS) GPIO XMCS_4 4mA

29 A8 P29 I/O 3.3V (CMOS) GPIO PWM CH1 PWM_1 8mA

30 B8 P30 I/O 3.3V (CMOS) GPIO PWM CH2 PWM_2 8mA

31 A7 P31 I/O 3.3V (CMOS) GPIO Pulse Counter CH1 PC_1 8mA

32 B7 P32 I/O 3.3V (CMOS) GPIO Pulse Counter CH2 PC_2 8mA

33 G7 P33 I/O 3.3V シュミットトリガ GPIO

I2 C CH1

SCL_1 8mA

34 H7 P34 I/O 3.3V (CMOS) GPIO SDA_1 8mA

35 G6 P35 I/O 3.3V シュミットトリガ GPIO

I2 C CH2

SCL_2 8mA

36 H6 P36 I/O 3.3V (CMOS) GPIO SDA_1 8mA

37 D2 A0 I 3.3V (CMOS) CPU I/F A0 - 38 E2 A1 I 3.3V (CMOS) A1 - 39 F2 A2 I 3.3V (CMOS) A2 - 40 D1 A3 I 3.3V (CMOS) A3 -

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No Ball 配置信号名属性バッファタイプ機能 1 機能 2 端子機能ドライブ能力[mA] 41 E1 A4 I 3.3V (CMOS) CPU I/F A4 - 42 F1 A5 I 3.3V (CMOS) A5 - 43 G1 A6 I 3.3V (CMOS) A6 -

44 H1 D0 I/O 3.3V (CMOS) D0 4mA

45 G2 D1 I/O 3.3V (CMOS) D1 4mA

46 H2 D2 I/O 3.3V (CMOS) D2 4mA

47 J2 D3 I/O 3.3V (CMOS) D3 4mA

48 G3 D4 I/O 3.3V (CMOS) D4 4mA

49 H3 D5 I/O 3.3V (CMOS) D5 4mA

50 J3 D6 I/O 3.3V (CMOS) D6 4mA

51 G4 D7 I/O 3.3V (CMOS) D7 4mA

52 H4 XCS I 3.3V (CMOS) XCS -

53 J4 XRD I 3.3V (CMOS) XRD -

54 G5 XWR I 3.3V (CMOS) XWR -

55 H5 XINT OD 3.3V (CMOS) XINT 4mA

56 J8 XI I 1.8V (水晶発振)

System

XI -

57 J7 XO O 1.8V (水晶発振) XO -

58 J5 XRST I 3.3V シュミットトリガ XRST -

59 A1 TEST1 I 3.3V (CMOS) pull-down

テスト端子 - -

60 J1 TEST2 I 3.3V (CMOS) pull-down - -

61 H9 CKIN I 3.3V (CMOS) System CKIN -

62 E4 VSS P - - - - - 63 D5 VSS P - - - - - 64 E5 VSS P - - - - - 65 F5 VSS P - - - - - 66 D6 VSS P - - - - - 67 E6 VSS P - - - - - 68 F6 VSS P - - - - - 69 J6 VSS P - - - - - 70 D7 VSS P - - - - - 71 A9 VSS P - - - - - 72 J9 VSS P - - - - - 73 D3 LVDD P - - - - - 74 F3 LVDD P - - - - - 75 C6 LVDD P - - - - - 76 C7 LVDD P - - - - - 77 H8 LVDD P - - - - - 78 E3 HVDD P - - - - - 79 D4 HVDD P - - - - - 80 F4 HVDD P - - - - - 81 E7 HVDD P - - - - -

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5. 端子説明

5-1. CPU I/F

Symbol Pin No. I/O Name Description

XCS *1 H4 I Chip Select チップセレクト端子

XRD *1 J4 I Read Enable リードイネーブル端子

XWR *1 G5 I Write Enable ライトイネーブル端子

A[6:0] D2, E2, F2, D1, E1, F1,

G1 I Address Bus アドレス入力端子

D[7:0] H1, G2, H2, J2, G3,

H3, J3, G4 I/O Data Bus データ入出力端子

XINT *1 H5 OD Interrupt 割り込み出力端子 (レベル出力)

*1: 端子名の先頭文字に”X”が付く端子は、負論理を示します。

5-2. 拡張 I/O I/F

P1:P8 *2 B9, C8, C9, D8, D9,

E8, F8, F7 I/O

GPIO Input/

Output Port GPIO 入出力ポート (ビット単位)

P9:P16 *2 E9, F9, G9, G8, A6,

B6, A5, B5 I/O

GPIO Input/

P17:P24 *2 C5, A4, B4, C4, A3,

B3, C3, A2 I/O

GPIO Input/

Output port GPIO 入出力ポート (ビット単位)

P25:P32 *2 B2, C2, B1, C1, A8,

B8, A7, B7 I/O

GPIO Input/

Output port GPIO 入出力ポート (ビット単位)

P33:P36 *2 G7, H7, G6, H6 I/O GPIO Input/

*2: UART、SPI、PWM、Pulse Counter、I2C の機能が有効になった場合は、GPIO 端子として使用出

来ません。詳細は、5-6.GPIO にマルチプレクスされた機能を参照して下さい。

5-3. クロック/リセット

XRST *3 J5 I Hardware Reset リセット入力端子

CKIN H9 I Clock input 水晶発振器接続端子

XI J8 I XI

水晶発振子接続端子

XO J7 O XO

*3: 端子名の先頭文字に”X”が付く端子は、負論理を示します。

5-4. 電源

VSS

E4, D5, E5, F5, D6,

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5-5. テスト

TEST1 A1 - TEST1 テスト端子 TEST2 J1 - TEST2 テスト端子 [注意事項] 1. 水晶発振子を接続する場合は、XI/XO 端子を使用して下さい。その際は、CKIN 端子を GND に接続して下さい。水晶発振器を接続する場合は、CKIN 端子を使用して下さい。その際は、XI 端子は、GND に接続し、XO 端子は、未接続（Open）として下さい。端子水晶発振子接続の場合水晶発振器接続の場合 XI 使用（水晶発振子接続） GND 接続 XO 使用（水晶発振子接続）未接続（Open） CKIN GND 接続使用（水晶発振器接続） 2. 未使用端子はシステム仕様に応じて、pull-up または pull-down 処理を施して下さい。 3. TEST1 と TEST2 は、GND に接続して下さい。

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5-6. GPIO にマルチプレクスされた機能

ポート P1～P36 は、マルチプレクスされた端子となっていますので、Common Configuration 1/2/3 Register の設定により、端子の割り付けは以下の通りとなります。

GPIO Symbol I/O Name Enable bit Description

P1 TxD_1 O Transmit Data 1

UART CH1=1 UART 用シリアル送信データ端子

P2 RxD_1 I Receive Data 1 UART 用シリアル受信データ端子

P11 RTS_5 O Request to Send 5 UART CH5

RTS/CTS EN=1

UART 用送信要求

P12 CTS_5 I Clear to Send 5 UART 用受信準備完了

P13 MOSI_1 O Master Out Slave In 1

SPI CH1=1

SPI 用マスタ出力データ端子

P14 MISO_1 I Master In Slave Out 1 SPI 用マスタ入力データ端子

P15 MCLK_1 O Serial Clock 1 SPI 用シリアルクロック出力端子

P16 XMCS_1 O Chip Select 1 SPI 用チップセレクト出力端子

SPI CH2=1

SPI CH3=1

SPI CH4=1

P29 PWM_1 O PWM 1 Output PWM CH1=1 PWM 用データ出力端子

P30 PWM_2 O PWM 2 Output PWM CH2=1 PWM 用データ出力端子

P31 PC_1 I Pulse Counter 1 Input Pulse Counter CH1=1 Pulse Counter 用データ入力端子

P32 PC_2 I Pulse Counter 2 Input Pulse Counter CH2=1 Pulse Counter 用データ入力端子

P33 SCL_1 I/O Serial Clock 1

I2C CH1=1 I

2

C 用シリアル・クロック・ライン

P34 SDA_1 I/O Serial Data 1 I2C 用シリアル・データ・ライン

P35 SCL_2 I/O Serial Clock 2

I2C CH2=1 I

2

C 用シリアル・クロック・ライン

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 それぞれのポートは、各々の機能を使用しない場合、GPIO ポートとして使用可能です。例えば、 Port 4 の P25~P28 のみを SPI CH4 として使用する場合、P29~P32 は、GPIO ポートとして使用可能となります。Port 1, 2, 3, 5 についても同様になります。

 表中の『Enable bit』は、Common Configuration 1/2/3 Register のビット名を示します。  表中の『I/O』で記述している内容は、『I: Input, O: Output』を示します。

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6. レジスタ

6-1. レジスタマップ

[注意事項]

未使用アドレスはレジスタを実装していませんので、書き込み値は無効となり、読み出し値は不定となります。

Address Register Name R/W

00h Common Configuration 1 Register Read/Write

03h GPIO Port Configuration 1 Register Read/Write

08h Interrupt Factor Status 1 Register Read Only

09h Interrupt Factor Status 2 Register Read Only

0Ah Interrupt Factor Status 3 Register Read Only

0Bh GPIO Port 1 Input/Output Data Register (P1-P8) Read/Write

0Ch GPIO Port 2 Input/Output Data Register (P9-P16) Read/Write

0Dh GPIO Port 3 Input/Output Data Register (P17-P24) Read/Write

0Eh GPIO Port 4 Input/Output Data Register (P25-P32) Read/Write

0Fh GPIO Port 5 Input/Output Data Register (P22-P36) Read/Write

10h I2C Clock Control Register Read/Write

11h I2C CH1 Control Register Read/Write

12h I2C CH1 Command Register Read/Write

13h I2C CH1 Interrupt Enable Register Read/Write

14h I2C CH1 Interrupt Status Register Read/Write

15h I2C CH1 Send/Receive Data Register Read/Write

16h I2C CH2 Control Register Read/Write

17h I2C CH2 Command Register Read/Write

18h I2C CH2 Interrupt Enable register Read/Write

19h I2C CH2 Interrupt Status Register Read/Write

1Ah I2C CH2 Send/Receive Data Register Read/Write

1Bh~1Fh Unassigned -

20h

UART CH1 Reciever Buffer Register (DLAB=0) Read Only

UART CH1 Transmitter Holding Register (DLAB=0) Write Only

UART CH1 Divisor Latch LSB Register (DLAB=1) Read/Write

21h UART CH1 Interrupt Enable Register(DLAB=0) Read/Write

UART CH1 Divisor Latch MSB Register(DLAB=1) Read/Write

22h UART CH1 Interrupt Identifier Register Read Only

(18)

18 Rev.1.02

25h UART CH1 Line Status Register Read Only

26h~27h Unassinged -

28h

UART CH2 Divisor Latch LSB Register(DLAB=1) Read/Write

2Ah UART CH2 Interrupt Identifier Register Read Only

UART CH2 FIFO Control Register Write Only

2Bh UART CH2 Line Control Register Read/Write

2Ch UART CH2 Modem Control Register Read/Write

2Dh UART CH2 Line Status Register Read Only

2Eh~2Fh Unassigned -

30h

33h UART CH3 Line Control Register Read/Write

34h UART CH3 Modem Control Register Read/Write

36h~37h Unassigned -

38h

3Ah UART CH4 Interrupt Identifier Register Read Only

3Bh UART CH4 Line Control Register Read/Write

3Ch UART CH4 Modem Control Register Read/Write

3Dh UART CH4 Line Status Register Read Only

3Eh~3Fh Unassigned -

40h

(19)

44h UART CH5 Modem Control Register Read/Write

46h UART CH5 Modem Status Register Read Only

47h Unassigned -

48h Pulse Counter CH1 Control Register Read/Write

49h Pulse Counter CH1 Clock Divide Ratio Register Read/Write

4Ah Pulse Counter CH1 Count Value Register Read Only

4Bh Pulse Counter CH1 Minimum RPM Register Read/Write

4Ch Pulse Counter CH1 Interrupt Status Register Read/Write

4Dh Pulse Counter CH2 Control Register Read/Write

4Eh Pulse Counter CH2 Clock Divide Ratio Register Read/Write

4Fh Pulse Counter CH2 Count Value Register Read Only

50h Pulse Counter CH2 Minimum RPM Register Read/Write

51h Pulse Counter CH2 Interrupt Status Register Read/Write

52h PWM CH1 Control Register Read/Write

53h PWM CH1 Clock Divide Ratio Register Read/Write

54h PWM CH1 Pulse Duty Register Read/Write

55h PWM CH1 Cycle Register Read/Write

56h PWM CH2 Control Register Read/Write

57h PWM CH2 Clock Divide Ratio Register Read/Write

58h PWM CH2 Pulse Duty Register Read/Write

59h PWM CH2 Cycle Register Read/Write

5Ah PWM Interrupt Status Register Read/Write

(20)

20 Rev.1.02

60h SPI CH1 Control Register Read/Write

61h SPI CH1 Status Register Read/Write

62h SPI CH1 System Control 1 Register Read/Write

64h SPI CH1 Transmit Buffer Register Write Only

65h SPI CH1 Recieve Buffer Register Read Only

66h SPI CH1 Transmit FIFO Threshhold Register Read/Write

67h SPI CH1 Receive FIFOThreshhold Register Read/Write

6Ah SPI CH2 System Control 1 Register Read/Write

6Bh SPI CH2 System Control 2 Register Read/Write

6Ch SPI CH2 Transmit Buffer Register Write Only

6Dh SPI CH2 Recieve Buffer Register Read Only

6Eh SPI CH2 Transmit FIFO Threshhold Register Read/Write

6Fh SPI CH2 Receive FIFO Threshhold Register Read/Write

74h SPI CH3 Transmit Buffer Register Write Only

75h SPI CH3 Recieve Buffer Register Read Only

76h~77h Unassigned -

7Ah SPI CH4 System Control 1 Register Read/Write

7Bh SPI CH4 System Control 2 Register Read/Write

7Ch SPI CH4 Transmit Buffer Register Write Only

7Dh SPI CH4 Recieve Buffer Register Read Only

7Eh Unassigned -

(21)

6-2. レジスタ詳細

[注意事項]

1. 未使用ビット(”-“)は、レジスタを実装していませんので、書き込み値は、無効となり、読み出し値

は、不定となります。

Common Configuration 1 Register

6-2-1.

Address: 00h Read/Write Register

Bit 7 6 5 4 3 2 1 0

Name

(W) SoftReset UART CH1 UART CH2 UART CH3 UART CH4 UART CH5 -

UART CH5 RTS/CTS

EN Name

(R) - UART CH1 UART CH2 UART CH3 UART CH4 UART CH5 -

UART CH5 RTS/CTS EN Initial 0 0 0 0 0 0 - 0 本レジスタは、マルチプレクスされた端子のコンフィグレーションを行うために使用するレジスタになります。本レジスタで使用する機能の設定を行って下さい。 SoftReset: 全てのレジスタ及び端子を初期状態に戻すビットになります。 1: 初期化します 0: 何もしません本ビットを読み出した際は、常に”0”が読み出されます。 UART CH1: UART CH1 を有効にするかどうかを選択するビットになります。 1: 有効 0: 無効 UART CH2: UART CH2 を有効にするかどうかを選択するビットになります。 1: 有効 0: 無効 UART CH3: UART CH3 を有効にするかどうかを選択するビットになります。 1: 有効 0: 無効 UART CH4: UART CH4 を有効にするかどうかを選択するビットになります。 1: 有効 0: 無効 UART CH5: UART CH5 を有効にするかどうかを選択するビットになります。 1: 有効 0: 無効

UART CH5 RTS/CTS EN: UART CH5 のフロー制御端子 RTS/CTS を有効にするかどうかを選択するビットになります。

(22)

22 Rev.1.02

[注意事項] 1. 各機能が動作中に有効から無効に設定変更した場合は、その入出力に関して保証しません。 2. 各機能が無効時に割り込みが発生しても、その割り込み要因をクリアする事が出来ません。従って、各機能を有効から無効に設定変更する場合は、必ずその前にその機能の割り込みを全てマスクして下さい。 3. 各機能のイネーブルビットを”有効”⇒”無効”に設定変更（ディセーブル）しても、各機能のレジスタの値は、リセットされず、最後の状態を保持しています。 4. UART CH5 が”無効”の設定の場合は、UART CH5 RTS/CTS EN ビットを有効とする事は出来ません。 5. 各機能が有効時のみ関連レジスタへの書き込み・読み出しが可能となります。各機能が無効時は、関連レジスタへのアクセスは無効となります。

(23)

Common Configuration 2 Register

6-2-2.

Bit 7 6 5 4 3 2 1 0

Name

(R/W) SPI CH1 SPI CH2 SPI CH3 SPI CH4 - - - -

Initial 0 0 0 0 - - - - 本レジスタは、マルチプレクスされた端子のコンフィグレーションを行うために使用するレジスタになります。本レジスタで使用する機能の設定を行って下さい。 SPI CH1: SPI CH1 を有効にするかどうかを選択するビットになります。 1: 有効 0: 無効 SPI CH2: SPI CH2 を有効にするかどうかを選択するビットになります。 1: 有効 0: 無効 SPI CH3: SPI CH3 を有効にするかどうかを選択するビットになります。 1: 有効 0: 無効 SPI CH4: SPI CH4 を有効にするかどうかを選択するビットになります。 1: 有効 0: 無効 [注意事項] 1. 各機能が動作中に有効から無効に設定変更した場合は、その入出力に関して保証しません。 2. 各機能が無効時に割り込みが発生しても、その割り込み要因をクリアする事が出来ません。従って、各機能を有効から無効に設定変更する場合は、必ずその前にその機能の割り込みを全てマスクして下さい。 3. 各機能のイネーブルビットを”有効”⇒”無効”に設定変更（ディセーブル）しても、各機能のレジスタの値は、リセットされず、最後の状態を保持しています。 4. 各機能が有効時のみ関連レジスタへの書き込み・読み出しが可能となります。各機能が無効時は、関連レジスタへのアクセスは無効となります。

(24)

24 Rev.1.02

Common Configuration 3 Register

6-2-3.

Bit 7 6 5 4 3 2 1 0 Name (R/W) PWM CH1 PWM CH2 Pulse Counter CH1 Pulse Counter CH2 I2_{C CH1} _I2_{C CH2} _- _- Initial 0 0 0 0 0 0 - - 本レジスタは、マルチプレクスされた端子のコンフィグレーションを行うために使用するレジスタになります。本レジスタで使用する機能の設定を行って下さい。 PWM CH1: PWM CH1 を有効にするかどうかを選択するビットになります。 1: 有効 0: 無効 PWM CH2: PWM CH2 を有効にするかどうかを選択するビットになります。 1: 有効 0: 無効

Pulse Counter CH1: Pulse Counter CH1 を有効にするかどうかを選択するビットになります。

1: 有効 0: 無効

Pulse Counter CH2: Pulse Counter CH2 を有効にするかどうかを選択するビットになります。

1: 有効 0: 無効 I2C CH1: I2C CH1 を有効にするかどうかを選択するビットになります。 1: 有効 0: 無効 I2C CH2: I2C CH2 を有効にするかどうかを選択するビットになります。 1: 有効 0: 無効 [注意事項] 1. 各機能が動作中に有効から無効に設定変更した場合は、その入出力に関して保証しません。 2. 各機能が無効時に割り込みが発生しても、その割り込み要因をクリアする事が出来ません。従って、各機能を有効から無効に設定変更する場合は、必ずその前にその機能の割り込みを全てマスクして下さい。 3. 各機能のイネーブルビットを”有効”⇒”無効”に設定変更（ディセーブル）しても、各機能のレジスタの値は、リセットされず、最後の状態を保持しています。 4. 各機能が有効時のみ関連レジスタへの書き込み・読み出しが可能となります。各機能が無効時は、関連レジスタへのアクセスは無効となります。

(25)

GPIO Port 1 Configuration Register

6-2-4.

Bit 7 6 5 4 3 2 1 0

Name

(R/W) GPIO P1 GPIO P2 GPIO P3 GPIO P4 GPIO P5 GPIO P6 GPIO P7 GPIO P8

6-2-9.

Address: 08h Read Only Register

Bit 7 6 5 4 3 2 1 0

Name

(R) - UART CH1 UART CH2 UART CH3 UART CH4 UART CH5 - -

Initial - 0 0 0 0 0 - -

本レジスタは、割り込み要因を示すレジスタになります。本レジスタで各機能の割り込みを確認し、割り込みの詳細に関しては、各機能のレジスタを参照して下さい。尚、各機能の割り込み許可レジスタでマスクされた割り込みに関しては、本レジスタには反映されません。

UART CH1: UART CH1 Interrupt Identifier Register に割り込みがセットされたかどうかを示

すビットになります。

1: 割り込み発生 0: 割り込み未発生

(31)

Interrupt Factor Status 2 Register

6-2-10.

Address: 09h Read Only Register

Bit 7 6 5 4 3 2 1 0

Name

(R) SPI CH1 SPI CH2 SPI CH3 SPI CH4 - - -

Initial 0 0 0 0 - - - -

本レジスタは、割り込み要因を示すレジスタになります。本レジスタで各機能の割り込みを確認し、割り込みの詳細に関しては、各機能のレジスタを参照して下さい。尚、各機能の割り込み許可レジスタでマスクされた割り込みに関しては、本レジスタには反映されません。

SPI CH1: SPI CH1 Status Register に割り込みがセットされたかどうかを示すビットにな

ります。

(32)

32 Rev.1.02

Interrupt Factor Status 3 Register

6-2-11.

Address: 0Ah Read Only Register

Bit 7 6 5 4 3 2 1 0 Name (R) PWM CH1 PWM CH2 Pulse Counter CH1 Pulse Counter CH2 I2_{C CH1} _I2_{C CH2} _- _- Initial 0 0 0 0 0 0 - - 本レジスタは、割り込み要因を示すレジスタになります。本レジスタで各機能の割り込みを確認し、割り込みの詳細に関しては、各機能のレジスタを参照して下さい。尚、各機能の割り込み許可レジスタでマスクされた割り込みに関しては、本レジスタには反映されません。

PWM CH1: PWM CH1 Interrupt Status Register に割り込みがセットされたかどうかを示す

ビットになります。

PWM CH2: PWM CH2 Interrupt Status Register に割り込みがセットされたかどうかを示す

ビットになります。

Pulse Counter CH1: Pulse Counter CH1 Interrupt Status Register に割り込みがセットされたかどうかを示すビットになります。

Pulse Counter CH2: Pulse Counter CH2 Interrupt Status Register に割り込みがセットされたかどうかを示すビットになります。

Address: 0Fh Read/Write Register

Bit 7 6 5 4 3 2 1 0

Name

(R/W) P33 P34 P35 P36 - - - -

Initial 0 0 0 0 - - - -

本レジスタは、GPIO Port 1/2/3/4/5 の入出力データの設定を行うレジスタになります。

GPIO Port Input/Output Data Register は、GPIO Port の入出力データ用として使用します。全ての GPIO

Port は、GPIO Port Configuration Register の設定により、入力/出力の設定を行います。

GPIO Port は、他の機能とのマルチプレクスされたポートになっていますので、他の機能を使用しないビットのみ GIPO として使用出来ます。

(34)

34 Rev.1.02

I

2

C Clock Control Register

6-2-17.

Bit 7 6 5 4 3 2 1 0 Name (R/W) - - - I 2 C CLK [2:0] Initial - - - 1 1 1 I2C CLK[2:0]: I2C 用内部動作クロックを設定するビットになります。この内部動作クロックが 16MHz 以下になる様に設定して下さい。 I2C 内部動作クロック = 外部入力クロック/( I2C CLK[2:0]+1) I2C CLK [2] I2C CLK [1] I2C CLK [0] 分周 0 0 0 設定禁止 0 0 1 2 分周 0 1 0 3 分周 0 1 1 4 分周 1 0 0 5 分周 1 0 1 6 分周 1 1 0 7 分周 1 1 1 8 分周 [注意事項] 1. 全ての I2 C チャネルが動作していない時のみ変更可能です。動作中に変更した場合は、動作保証出来ません。

(35)

I

2

C Control Register

6-2-18.

Address: 11h, 16h Read/Write Register

Bit 7 6 5 4 3 2 1 0 Name (R/W) STOP - - - I 2 C DIV[1:0] Initial - - - 1 0 本レジスタは、各チャネルの I2 C 転送を行う際の制御レジスタになります。 STOP: 本ビットを”1”にセットした場合、該当するチャネルの状態に関わらず、該当するチャネルの通信を強制的に停止させます。 1: 強制ストップ 0: 何もしない I2C DIV[1:0]: I2C CLK[2:0]ビットにて設定された分周クロックに対する分周比を設定するビットになります。本ビットで設定された分周クロックが、シリアルクロックとなります。 I2C DIV[1] I2C DIV[0] 分周比*1 0 0 80 分周 0 1 20 分周 1 0 160 分周 1 1 40 分周 SCL 端子周波数 = 外部入力クロック/((I2C CLK[2:0]+1) × (I2C DIV[1:0]で設定される分周比*1)) [注意事項] 1. 該当するモジュールの動作中に I2 C DIV[1:0]ビットを変更した場合は、動作保証出来ません。 2. SCL 端子周波数が、400kHz 以下となるように設定する必要があります。

(36)

36 Rev.1.02

I

2

C Command Register

6-2-19.

Bit 7 6 5 4 3 2 1 0

Name (R/W)

START

Condition Data Send - -

Data

Receive ACK Send NACK Send

STOP Condition Initial 0 0 - - 0 0 0 0 本レジスタは、各チャネルの I2 C 転送を行う際のコマンドを設定するレジスタになります。 START Condition: 該当するチャネルの I2 C 転送の Start Condition を送信するかどうかを要求するビットになります。 1: 送信要求 0: 要求しない Data Send: 該当するチャネルの I2 C 転送のデータ送信を開始するかどうかを要求するビットになります。 1: 送信開始要求 0: 要求しない Data Receive: 該当するチャネルの I2 C 転送のデータ受信を開始するかどうかを要求するビットになります。 1: 受信開始要求 0: 要求しない ACK Send: 該当するチャネルの I2 C 転送の ACK を送信するかどうかを要求するビットになります。 1: ACK 送信要求 0: 要求しない NACK Send: 該当するチャネルの I2 C 転送の NACK を送信するかどうかを要求するビットになります。 1: NACK 送信要求 0: 要求しない STOP Condition: 該当するチャネルの I2 C 転送の Stop Condition を送信するかどうかを要求するビットになります。 1: 送信要求 0: 要求しない [注意事項] 1. 本レジスタのビットをセットする事により、該当する動作を開始します。I2 C の動作中に本レジスタに対する書き込みは出来ません。 2. 本レジスタにデータを書き込むと書き込んだ値に関係なく、I2

C Interrupt Status Register の全てのビットがクリアされます。

(37)

I

2

C Interrupt Enable Register

6-2-20.

Bit 7 6 5 4 3 2 1 0

Name (R/W)

START

Condition Data Send

ACK/NACK

Receive -

Data

Receive ACK Send NACK send

STOP Condition Initial 0 0 0 - 0 0 0 0 本レジスタは、各チャネルの I2 C 転送をする際に割り込みを許可するかどうかを設定するレジスタになります。 START Condition: 該当するチャネルの I2 C 転送の Start Condition の終了通知を許可するかどうかを設定するビットになります。 1: 割り込み許可 0: 割り込みマスク Data Send: 該当するチャネルの I2 C 転送のデータ送信の終了通知を許可するかどうかを設定するビットになります。 1: 割り込み許可 0: 割り込みマスク

ACK/NACK Receive: 該当するチャネルの I2C 転送の ACK/NACK 受信の終了通知を許可するかどうか

を設定するビットになります。 1: 割り込み許可 0: 割り込みマスク Data Receive: 該当するチャネルの I2 C 転送のデータ受信の終了通知を許可するかどうかを設定するビットになります。 1: 割り込み許可 0: 割り込みマスク ACK Send: 該当するチャネルの I2 C 転送の ACK 送信の終了通知を許可するかどうかを設定するビットになります。 1: 割り込み許可 0: 割り込みマスク NACK Send: 該当するチャネルの I2 C 転送の NACK 送信の終了通知を許可するかどうかを設定するビットになります。 1: 割り込み許可 0: 割り込みマスク STOP Condition: 該当するチャネルの I2 C 転送の Stop Condition の終了通知を許可するかどうかを設定するビットになります。 1: 割り込み許可 0: 割り込みマスク [注意事項] 1. 本レジスタの該当するチャネルのビットを”1”に設定する事により、I2

C Interrupt Status Register の各ビットの割り込み信号がイネーブルになり、該当するビットが”1”の場合は、Interrupt Factor

Status 3 Register の I2C CH1/CH2 ビットがセットされ、XINT 信号がアサート（“Low”）されます。

2. 本レジスタでマスクした割り込みに該当する I2

C Interrupt Status Register のビットのセットに影響する事はありませんが、Interrupt Factor Status 3 Register の I2

C CH1/CH2 ビットに対してマスクされ、反映されません。

(38)

38 Rev.1.02

I

2

C Interrupt Status Register

6-2-21.

Bit 7 6 5 4 3 2 1 0

Name

(W) INT Clear INT Clear INT Clear INT Clear INT Clear INT Clear INT Clear INT Clear

Name (R)

START

Condition Data Send

ACK Receive

NACK Receive

Data

Receive ACK Send NACK Send

STOP Condition Initial 0 0 0 0 0 0 0 0 本レジスタは、各チャネルの I2 C 転送の際に発生した割り込み要因を示すレジスタになります。 START Condition: 該当するチャネルの I2 C 転送の Start Condition の送信が終了したかどうかを示すビットになります。 1: 送信終了 0: 送信未終了 Data Send: 該当するチャネルの I2

C 転送のデータ送信（I2C Send Data Register から送信バ

ッファへの転送終了）が終了したかどうかを示すビットになります。 1: 送信終了 0: 送信未終了 ACK Receive: 該当するチャネルの I2 C 転送の ACK 受信が終了したかどうかを示すビットになります。 1: 受信終了 0: 受信未終了 NACK Receive: 該当するチャネルの I2 C 転送の NACK 受信が終了したかどうかを示すビットになります。 1: 受信終了 0: 受信未終了 Data Receive: 該当するチャネルの I2 C 転送のデータ受信（受信バッファから I2C Receive Data Register への転送終了）が終了したかどうかを示すビットになります。 1: 受信終了 0: 受信未終了 ACK Send: 該当するチャネルの I2 C 転送の ACK 送信が終了したかどうかを示すビットになります。 1: 送信終了 0: 送信未終了 NACK Send: 該当するチャネルの I2 C 転送の NACK 送信が終了したかどうかを示すビットになります。 1: 送信終了 0: 送信未終了 STOP Condition: 該当するチャネルの I2 C 転送の Stop Condition の送信が終了したかどうかを示すビットになります。 1: 送信終了 0: 送信未終了

(39)

[注意事項]

1. 割り込み要因は、該当するビットに”1”を書き込む事でクリア出来ます。尚、I2C Command Register

に書き込んだ場合は、書き込んだ値に関係なく、全ての割り込み要因がクリアされます。

2. 本レジスタの各ビットに該当する割り込みが、I2

C Interrupt Enable Register でマスクされていた場合でも各処理が終了しますと、本レジスタの該当するビットがセットされます。

3. 本レジスタの初期値は、Common Configuration 3 Register の該当する I2

C CH1/CH2 ビットが、”1”

(40)

40 Rev.1.02

I

2

C Send/Receive Data Register

6-2-22.

Address: 15h, 1Ah Read/Write Register

Bit 7 6 5 4 3 2 1 0 Name (W) Send Data[7:0] Name (R) Receive Data[7:0] Initial 0 0 0 0 0 0 0 0 本レジスタは、スレーブデバイスとデータのやり取りする際に使用するレジスタになります。 Send Data[7:0]: スレーブデバイスに対して、アドレス、データを送信する際に使用するビットになります。 Receive Data[7:0]: スレーブデバイスからデータを受信する際に使用するビットになります。 [注意事項] 1. 該当するモジュールの動作中に本レジスタに対する書き込み、または読み出しを行った場合は、動作保証出来ません。コマンド実施前、または実施したコマンドの送信終了を確認した上で書き込み・読み出しを行って下さい。

(41)

UART Reciever Buffer Register (DLAB=0)

6-2-23.

Address: 20h, 28h, 30h, 38h, 40h Read Only Register

Bit 7 6 5 4 3 2 1 0

Address: 22h, 2Ah, 32h, 3Ah, 42h Read Only Register

Bit 7 6 5 4 3 2 1 0 Name (R) - - - - Interrupt Identifier[3:0] Initial - - - - 0 0 0 1 本レジスタは、各チャネルの UART に対応する割り込み識別を表示するレジスタになります。 Interrupt Identifier[3:0]: 割り込み識別

状態検出後、割り込み要因がセットされ、UART Interrupt Enable Register の対応するビットが'1'の場合は、本レジスタに割り込み種別がセットされます。割り込みには優先順位があり、同時に複数の割り込みが発生した場合は、優先順位の高いものから順に本レジスタにセットされます。また、 Interrupt Factor Status 1 Register の対応するチャンネルの UART CH1/CH2/CH3/CH4/CH5 ビットに割り込み表示が行われます。 Interrupt Identifier[3:0] 優先順位割り込み種類割り込み要因セット条件割り込み要因リセット条件 UART Interrupt Enable Register 0001 - 割り込み無し無し無し - 0110 1 受信回線状態割り込みブレーク割り込み(BI) フレーミングエラー(FE) パリティエラー(PE) オーバーランエラー(OE)

UART Line Status Register

をリード ELSI bit 0100 2 受信データ有効割り込み受信キャラクタ数がトリガ・レベル(Receive Trigger) 以上の場合受信キャラクタ数がトリガ・レベル(Receive Trigger) 未満 ERBI bit 1100 3 受信タイムアウト割り込み受信 FIFO 内にデータが残っている状態で FIFO に対してリード・ライトが 4 キャラクタ受信期間発生しない場合

UART Receiver Buffer

Register をリード ERBI bit

0010 4 送信 FIFO エンプティ割り込み

UART Transmitter Holding Register エンプティ(THRE) 送信 FIFO がエンプティの場合

当該割り込み(送信 FIFO エンプティ割り込み )による UART Interrupt Identifier Register のリードまたは、送信レジスタへのライト ETBEI bit 0000 5 モデム状態割り込みモデム状態端子 CTS 端子が変化した場合 (子が変化し

UART Modem Status

Register をリード EDSSI bit

[注意事項]

1. 受信タイムアウト割り込み要因セット条件に記載しています『FIFO に対してリード・ライトが 4

キャラクタ受信期間発生しない場合』の”リード”とは、『CPU による UART Reciever Buffer Register の読み出しを行う』を意味しており、”ライト”とは、『受信 FIFO が新しいデータを受信し、受信 FIFO への書き込みが発生する』を意味しています。

(44)

44 Rev.1.02

UART FIFO Control Register

6-2-27.

Address: 22h, 2Ah, 32h, 3Ah, 42h Write Only Register

Bit 7 6 5 4 3 2 1 0 Name (W) Reciever Trigger[1:0] - - - TX FIFO Reset RX FIFO Reset FIFO EN Initial 0 0 - - - 0 0 0 本レジスタは、各チャネルの UART に対応する FIFO 制御レジスタになります。本レジスタへの書き込みは、FIFO EN ビットが”1”の場合のみ有効です。 Reciever Trigger[1:0]: 受信トリガを設定するビットになります。受信トリガ・レベルと受信 FIFO に格納されたキャラクタ数によって、受信データの有効割り込みを制御しています。レジスタ設定値と受信トリガ・レベルの対応は下表の通りです。受信 FIFO に格納されたキャラクタ数が、レジスタで設定されたトリガ・レベルの設定値以上になった時、割り込み許可（UART Interrupt Enable Register の ERBI ビット=”1”）の場合、受信データ有効割り込み要因（UART Interrupt Identifier Register の Interrupt Identifier[3:0]ビット=”0100”）がセットされます。 Receiver Trigger[1:0] 受信トリガ・レベル 00 1 01 4 10 8 11 14

TX FIFO Reset: 送信 FIFO をリセットするかどうかを設定するビットになります。

1: リセットします 0: リセットしない

RX FIFO Reset: 受信 FIFO をリセットするかどうかを設定するビットになります。

1: リセットします 0: リセットしない

FIFO EN: 本レジスタへの書き込みを許可するかどうかを設定するビットになります。

変更履歴 Revision 日付 内容 /10/10 初版 /10/24 車載関連説明文削除 /10/06 会社所在地を本社に修正 2

DATA SHEET

TE7740RPF

2

Rev.1.02

変更履歴

‐目次‐

4

Rev.1.02

6

Rev.1.02

‐図‐

‐表‐

1. 概要

2. 特徴

8

Rev.1.02

3. ブロック図

10

Rev.1.02

4. 端子配列

4-1. 端子配置図（Top View）

4-2. 端子配列表

12

Rev.1.02

5. 端子説明

5-1. CPU I/F

5-2. 拡張 I/O I/F

5-3. クロック/リセット

5-4. 電源

14

Rev.1.02

5-5. テスト

5-6. GPIO にマルチプレクスされた機能

16

Rev.1.02

6. レジスタ

6-1. レジスタマップ

18

Rev.1.02

20

Rev.1.02

6-2. レジスタ詳細

Common Configuration 1 Register

6-2-1.

22

Rev.1.02

Common Configuration 2 Register

6-2-2.

24

Rev.1.02

Common Configuration 3 Register

6-2-3.

GPIO Port 1 Configuration Register

6-2-4.

26

Rev.1.02

GPIO Port 2 Configuration Register

6-2-5.

GPIO Port 3 Configuration Register

6-2-6.

28

Rev.1.02

GPIO Port 4 Configuration Register

6-2-7.

GPIO Port 5 Configuration Register

6-2-8.

30

Rev.1.02

Interrupt Factor Status 1 Register

6-2-9.

Interrupt Factor Status 2 Register

6-2-10.

32

Rev.1.02

Interrupt Factor Status 3 Register

6-2-11.

GPIO Port 1 Input/Output Data Register (P1-P8)

6-2-12.

GPIO Port 2 Input/Output Data Register (P9-P16)

変更履歴 Revision 日付内容 /10/10 初版 /10/24 車載関連説明文削除 /10/06 会社所在地を本社に修正 2