SOCの低消費電力設計技術の
課題と解決策
設計生産性向上との両立に向けて
－設計生産性向上との両立に向けて－
2010年 1月 29日
2010年 1月 29日
JEITA半導体技術ロードマップ専門委員会（STRJ）
設計ワ キンググル プ （WG1）委員
設計ワーキンググループ （WG1）委員
パナソニック（株）セミコンダクター社
隅谷 三喜夫
隅谷 三喜夫
発表内容
発表内容
◆ITRSとSTRJ
◆ITRSとSTRJ
◆STRJ WG1のミッション メンバ
活動史
◆STRJ WG1のミッション・メンバー・活動史
◆SOCの低消費電力設計技術の課題と解決策
◆まとめ（簡易版ロードマップ）
発表内容
発表内容
◆ITRSとSTRJ
◆ITRSとSTRJ
◆STRJ WG1のミッション メンバ
活動史
◆STRJ WG1のミッション・メンバー・活動史
◆SOCの低消費電力設計技術の課題と解決策
◆まとめ（簡易版ロードマップ）
ITRS
ITRSとは？
とは？
• I
nternational
T
echnology
R
oadmap for
S
emiconductors
の略
• 国際的な半導体（製造）技術のロードマップ
– 物理的な法則や材料によって明確に定義される限界に対して、
いかに目標達成するか
– 北米、欧州、アジアの各極協力
– 日本は
JEITA半導体技術ロードマップ専門委員会(STRJ)
が対応
• 向こう15年間にわたって
向 う
年間 わ
、達成すべき定量的目標
、達成す
き定量的目標
（Requirement）
と課題解決策
（Solution）
を技術項目毎に明示
• 2年毎の奇数年に改訂。偶数年に小修正。
2年毎の奇数年に改訂。偶数年に小修正。
• 2009年版（改訂版）が公開
ITRS
ITRSと
とSTRJ
STRJ
1998
19912002
1990 1998 1999 2000 2001 2002 2003 2004 2005 2006 2007 2008 20092006
1998
Update
Japan
Korea
Europe
MicroTech 2000 Workshop Report1992NTRS
1999
ITRS
Update
2003
ITRS
Update
2007
ITRS
Korea
Taiwan
USA
1994NTRS
1997NTRS
ITRS
2000
Update
2001
ITRS
2004
Update
2005
ITRS
2008
Update
2009
1997NTRS
2001
ITRS
2005
ITRS
ITRS
SIA Roadmap
2009
ITRS
STRJ
1998年発足
1999 STRJ報告 2000 STRJ報告 2001 STRJ報告 2002 STRJ報告 2003 STRJ報告 200４ STRJ報告 2005 STRJ報告 2006 STRJ報告 2007 STRJ報告 2008 STRJ報告ITRS
ITRSの構成と
の構成とSTRJ
STRJとの対応
との対応
ITRS
Introduction
Grand Challenges
ORTC
JEITA
半導体技術ロードマップ
専門委員会(STRJ)
ORTC
Overall Roadmap Technology Characteristics
各技術
専門委員会(STRJ)
System Drivers
Design
WG1
Test and ATE
PIDS
WG2
WG6
FEP
Asm. and Pkg.
WG3
WG7
・ ・ ・ ・System Drivers
System Drivers章
章
製造技術および設計技術をドライブするLSI商品を定義
ITRS
Design
System Drivers
……Overall
System-level
SoC
MPU
Consumer
Logic/Ckt/Phy
Verification
AMS
Consumer
S
i
Consumer
Portable
Test
DFM
E-Memory
Stationary
Networking
設計工程毎に整理
毎に整理
設計工程毎に整理
Driver毎に整理
Design
Design章
章
General Challenges
～設計技術のロードマップ～
General Challenges
シリコン複雑度とシステム複雑度への対応
Productivity
Power
DFM
Interference
Reliability
Productivity
Power
DFM
Interference
Reliability
Key Design Challenges
５つの大きな課題
Mapping
５つの大きな課題System
design
Logic/circuit
Physical D
Design
verification
Design
Test
DFM
目標を定量化するための枠組み（＝設計工程）発表内容
発表内容
◆ITRSとSTRJ
◆ITRSとSTRJ
◆STRJ WG1のミッション メンバ
活動史
◆STRJ WG1のミッション・メンバー・活動史
◆SOCの低消費電力設計技術の課題と解決策
◆まとめ（簡易版ロードマップ）
WG1(
WG1(設計
設計WG)
WG)のミッション
のミッション
◆国際活動
：
ITRSの
System Drivers章
と
Design章
を担当
– System Drivers章
y
章
• ITRSの全ての技術分野をドライブするLSI商品を定義
– Design章
技
来
解
策
提
• 設計技術に対する将来課題と課題解決策の提示
◆国内活動
– SOC構造･規模を時間軸で定量化し ロードマップ検討の基礎として提示
– SOC構造･規模を時間軸で定量化し、ロードマップ検討の基礎として提示
– 設計技術課題（「
設計生産性
」や「
消費電力
」の観点）を時間軸で定量評
価し、解決策を提案（ロードマップ作成）
◆期待される効果
◆期待される効果
– ITRSロードマップのSOC設計に与える影響を定量化し、発信
– ITRSロードマップ見直しのきっかけをつくる
– 設計技術革新（EDA技術）の加速を支援（EDAベンダへのメッセージ）
WG1
WG1のメンバー
のメンバー
(2008
(2008年度）
年度）
隅谷 三喜夫（リーダ） パナソニック 柿本 勝 ソニー パナソニック 松崎 正己（サブリーダ） 富士通マイクロエレクトロニクス 樋渡 有（国際担当） ソニ 浅井 健史 ローム 山本 一郎 樋渡 有（国際担当） 東芝 柏木 治久（国際担当） 半導体理工学研究センター 山本 郎 ロームグループＯＫＩセミコンダクタ 石橋 孝一郎 ルネサステクノロジ 半導体理工学研究センタ 豊田 忠雄（幹事） シャープ 中山 勝敏 ルネサステクノ ジ 浅田 善己 富士通マイクロエレクトロニクス 斎藤 利忠 ルネサステクノロジ 澁谷 洋志 ＮＥＣエレクトロニクス 東芝 朝重 浩喜 パナソニック 森井 一也 三洋半導体 唐澤 純一 プ 小野 信任 ジーダット 今井 正治 大阪大学 セイコーエプソン 大阪大学WG1
WG1の活動史
の活動史
（
（
2004
2004年度以降）
年度以降）
国内活動内容
SOC設計生産性ロードマップの策定
2004年度
SOC設計生産性ロードマップの策定
・ロードマップ策定のためのSOCモデル設定 ・システム/アーキ分野の課題抽出と解決策提案2005年度
SOC設計技術ロードマップの見直し
・SLD,L/C/P,Verification,DFMの4分野で重要な技術課題の明示と解決策の提案設計遅れ要因変化の分析と提言
2006年度
設計遅れ要因変化の分析と提言
・設計遅れ要因変化（3年間）の分析と課題解決策提言DFMのSOC設計への影響考察
SOC設計へのばらつきの影響の考察(パス遅延ばらつき評価モデルの構築) ・SOC設計へのばらつきの影響の考察(パス遅延ばらつき評価モデルの構築)2007年度
SOC設計技術ロードマップの詳細化/定量化
・論理検証と物理設計の２分野で「設計生産性向上」の観点でロードマップを 詳細化/定量化2008年度
SOCの低消費電力設計技術の課題と解決策
・最近のアーキトレンドに基づくSOCモデルの見直しと消費電力トレンドの再計算2008年度
・最近のア キトレンドに基づくSOCモデルの見直しと消費電力トレンドの再計算 ・設計生産性に対する低消費電力設計技術の課題と解決策のロードマップ作成発表内容
発表内容
◆ITRSとSTRJ
◆ITRSとSTRJ
◆STRJ WG1のミッション メンバ
活動史
◆STRJ WG1のミッション・メンバー・活動史
◆SOCの低消費電力設計技術の課題と解決策
◆まとめ（簡易版ロードマップ）
2008
2008年度国内活動
年度国内活動
「ＳＯＣの消費電力」
をテーマに活動
■具体的活動内容
・最近のアーキテクチャトレンドに基づく、
見直し前(ITRS2008)のConsumer Portable SOCモデル
と消費電力トレンド
Consumer Portable SOCモデルの見直し
・新SOCモデルに基づく消費電力トレンドの計算
・
設計生産性
に対する低消費電力設計技術の
課題と解決策のロードマップとしての整理
【参考】過去の消費電力に関する活動内容
・2003年度：設計TFで低電力SOCの消費電力を見積もり
Figure 6 SoC Power Trends
2,500 3,000 3,500 4,000 m W] ・2005年度：設計WGで設計TFの見積もり式を用いて
Consumer Portable SOCで消費電力を見積もり ・2006年度：Consumer Stationary SOCで消費電力を見積もり
2007年度 消費電力設計技術の物理設計工程の 0 500 1,000 1,500 2,000 2007 2008 2009 2010 2011 2012 2013 2014 2015 2016 2017 2018 2019 2020 2021 2022 Po w e r [m
Trend: Memory Static Power Trend: Logic Static Power
・2007年度：消費電力設計技術の物理設計工程の 設計生産性への影響を定量化
Trend: Memory Static Power Trend: Logic Static Power Trend: Memory Dynamic Power Trend: Logic Dynamic Power Requirement: Dynamic plus Static Power
Consumer Portable SOC
Consumer Portable SOCモデルの見直し
モデルの見直し
■最近の技術動向を調査・ヒアリングし、
SOCモデルの
アーキテクチャ構造と数値パラメータを見直し
見直し前SOCモデルの
ア キテクチャ構造と数値パラメ タを見直し
アーキテクチャ構造
数値パラメータ
見直し前 見直し後 見直し前PE-1 PE-2 … PE-n Main
PE-1 PE-2 … PE-n Main
PE-1 PE-2 … PE-n Main 面積 Die Size： 49mm2(一定) 面積オーバーヘッド：28% (一定) 面積 Die Size： 49mm2(一定) 面積オーバーヘッド：28%(一定) オ バ ド I/O アナログ 電源系 面 積 Die S iz e： 4 9m m 2(2 00 8)か ら4 4m m 2 (2 023 )へ 縮 小 面 積 オ ー バ ー ヘ ッ ド ： 2 8% (200 8)か ら9 % (2 023 )へ 縮 小 面 積 Die Size ： 49 m m 2 (20 08 )か ら 44 m m 2(202 3)へ 縮 小 面 積 オ ー バ ー ヘ ッド ： 28 % (2 008 )か ら 9% (20 23)へ 縮 小 見直し前 見直し後 Memory Peripherals Main Prc. Memory Peripherals Main Prc. Memory Peripherals Main Prc. 面積オ バ ッド：28% ( 定) オーバ ヘッド：I/O、アナロ グ、電源系 Main Processor 回路規模： 一定
1M Gate Logic、512kbit Memory
搭載個数： １個（一定）
オー バヘッ ド：I/O、アナログ、電源系
Main Processor
回路規模： 一定
1M Gate Logic、512kbit Memory
搭載個数： １個（一定） 2 8% (200 8)か ら9 % (2 023 )へ 縮 小 Main Processor 回 路 規 模 ： 一 定 1 M G ate L o gic、 5 12 kb it M em o ry 搭 載 個 数 ：マ ル チ コ ア の ト レ ン ド を 反 映 1 -4 (2 00 8)か ら10 -14(20 23)へ 増 加 ( ) ( ) M ain Processor 回 路 規 模 ： 一 定 1M G a te L o g ic、5 1 2 kb it M e m o ry 搭 載 個 数 ： マ ル チ コア の ト レ ンド を 反 映 1-4(20 08 )か ら 10 -14 (2 023 )へ 増加 PE 1 PE 2 PE PE 1 PE 2 PE
Processing Engine （PE）
回路規模： 一定
250k Gate Logic、64k bit Memory
搭載個数：
面積条件が許す最大個数搭載 Processing Engine （PE）
回路規模： 一定
250k Gate Logic、64k bit Memory
搭載個数： 面積条件が許す最大個数搭載 見直し後
見直し内容
・Main Processor搭載個数
Main Memory PE-1 PE-2 … PE-nMain Prc Main Prc Main Prc. Main Prc. Main Memory PE-1 PE-2 … PE-n
Main Prc Main Prc Main Prc. Main Prc. Main Memory 容量： PE数に比例 PE当たり 1M bit Peripherals Main Memory 容量： PE数に比例 PE当たり 1M bit Peripherals S C外とのインタフ ス用回路
→マルチコア化の
トレンド反映
・Die Sizeと面積ｵｰﾊﾞｰﾍｯﾄﾞ
Prc. Prc. Prc. Prc. p SoC外とのインタフェース用回路 SoC外とのインタフェース用回路 I/O回路はオーバヘッドに含む面積ｵ
ｯ
も見直し
消費電力トレンドの再計算
消費電力トレンドの再計算
■新
SOCモデルに基づき、消費電力トレンドを再計算
■エコロジーへの対応として 消費電力の要求値を半減（
1W→0 5W
）
■エコロジーへの対応として、消費電力の要求値を半減（
1W→0.5W
）
再計算後も消費電力は
要求値を大幅未達
→ 設計技術の革新による低消費電力化が急務！！
■消費電力トレンド
→ 設計技術の革新による低消費電力化が急務！！
4 000 4,500 F i g u r e 6 S o C P o w e r T r e n d s 4 , 0 0 0消費電力
ン
見直し前 見直し後 要求値との 1,000 1,500 2,000 2,500 3,000 3,500 4,000 Po w e r [m W ] 1 , 0 0 0 1 , 5 0 0 2 , 0 0 0 2 , 5 0 0 3 , 0 0 0 3 , 5 0 0 4 , 0 0 0 Po w e r [m W ] 要求値との ギャップ拡大 0 500 2008 2009 2010 2011 2012 2013 2014 2015 2016 2017 2018 2019 2020 2021 2022 Trend: Memory Static Power Trend: Logic Static PowerTrend: Memory Dynamic Power Trend: Logic Dynamic Power Requirement: Dynamic plus Static Power
0 5 0 0 2 0 0 7 2 0 0 8 2 0 0 9 2 0 1 0 2 0 1 1 2 0 1 2 2 0 1 3 2 0 1 4 2 0 1 5 2 0 1 6 2 0 1 7 2 0 1 8 2 0 1 9 2 0 2 0 2 0 2 1 2 0 2 2 T r e n d : M e m o r y S t a t i c P o w e r T r e n d : L o g i c S t a t i c P o w e r T r e n d : M e m o r y D y n a m i c P o w e r T r e n d : L o g i c D y n a m ic P o w e r R e q u ir e m e n t : D y n a m i c p l u s S t a t i c P o w e r 要求値
低消費電力設計とは？
低消費電力設計とは？
消費電力 =
1/2・α・ C
LV
dd2f
+
α・V I
f
スイッチング電力
貫通電力
Dynamic Power
+
α・V
ddI
cellf
+
V
dd・
I
leakage+
V
貫通電力
リーク電力
DC電力
Static Power
+
V
dd・
I
DCDC電力
Static Power
■消費電力を下げるということは
α: 動作率 CL: 負荷容量・無駄な動作を削減する
・無駄に速い部分を遅くする
CL: 負荷容量 Vdd : 電源電圧 f ： 動作周波数 Icell： セル内貫通電流 I : Leak電流・
Dynamic Power削減のために
■具体的には
Ileakage : Leak電流 IDC: 定常電流y
→ 負荷容量を削減する、信号の振幅を小さくする、電源電圧を低くする、
動作率を下げる、動作周波数を下げる
・
Static Power削減のために
Static Power削減のために
設計生産性との両立が必要
設計生産性との両立が必要
■消費電力の要求値とのギャップを埋めるためには
様々な
低消費電力設計技術を駆使する必要あり
3,000 3,500 4,000 4,500 W ] 3,000 3,500 4,000 4,500 W ] ■消費電力トレンド 消費電力削減のために 負荷容量を削減する 低消費電力設計技術 ・小チップ面積 小トランジスタ 0 500 1,000 1,500 2,000 2,500 2008 2009 2010 2011 2012 2013 2014 2015 2016 2017 2018 2019 2020 2021 2022 Po w er [ m WTrend: Memory Static Power Trend: Logic Static Power Trend: Memory Dynamic Power Trend: Logic Dynamic Power Requirement: Dynamic plus Static Power
0 500 1,000 1,500 2,000 2,500 2008 2009 2010 2011 2012 2013 2014 2015 2016 2017 2018 2019 2020 2021 2022 Po w er [ m W
Trend: Memory Static Power Trend: Logic Static Power Trend: Memory Dynamic Power Trend: Logic Dynamic Power Requirement: Dynamic plus Static Power
・負荷容量を削減する ・信号の振幅を小さくする ・動作率を下げる ・Vthを高くする 小チップ面積、小トランジスタ ・メモリービット/ワード線の小振幅化 ・クロックゲーティング技術 ・マルチVt手法 バ
Figure SYSD6 SOC Consumer Portable Power Consumption Trends Figure SYSD6 SOC Consumer Portable Power Consumption Trends
・電源電圧を低くする ・動作周波数を下げる ・電源を遮断する ・基盤バイアス制御 ・マルチ電圧手法 ・ＤＶＦＳ、ＡＶＳ ・電源遮断技術電源遮断技術
■そのため低消費電力設計は複雑化し、
設計生産性への悪影響が増加
設計生産性
に対する低消費電力設計技術の
課題と解決策のロードマップとしての整理
技術説明「クロックゲーティング」
技術説明「クロックゲーティング」
■設計技術概要
・動作していない回路のクロック供給を停止する 技術 技術 ・予めレジスタの入力が変化しないと分かって いる場合にそのレジスタへのクロック供給を 部分的に止めたり（ローカルクロックゲーティ 部分的に止めたり（ロ カルクロックゲ ティ ング），休止しているブロックへのクロック供給 を止める（グローバルクロックゲーティング） ことで消費電力を削減する出典：EDN Japan 「低消費電力LSIの設計技術」
http://www.ednjapan.com/issue/2007/09/u3eqp30000014qs1.html ことで消費電力を削減する
■効果
・動作時のスイッチング電力の削減■設計複雑度（生産性への影響）
■設計複雑度（生産性への影響）
・グリッチ伝播防止用ラッチやテスト容易化の ための付加回路など回路追加が必要 最適な形で如何にクロ クをゲ ティングするか ・最適な形で如何にクロックをゲーティングするか ・クロックゲート回路の故障検出率をいかに あげるか など 出典：EDSF2006技術動向セミナー技術説明「基板バイアス制御」
技術説明「基板バイアス制御」
■設計技術概要
・製造仕上りに応じて、基板バイアスを制御 して閾値電圧（Vth）を最適化する技術 基板バイアス生成回路 基板バイアス電圧 を生成する電源 回路。 チップ内蔵、チッ して閾値電圧（Vth）を最適化する技術 ・「速度に余裕があれば極力Vthを高めて リーク電流を抑える」との考えに基づき、 消費電力を抑える プ外の２通りの実 現方法あり。 論理機能の本体 部分。 消費電力を抑える■効果
・動作時のリーク電力の削減■設計複雑度（生産性
の影響）
A B C D 部分。 各論理セルは電 源アイランド内に 配置される。 基板バイアス電圧■設計複雑度（生産性への影響）
・「速度余裕（製造仕上がり）を計測し、 基板バイアスを制御する機構」の組込み に伴う回路複雑度 増加（同機構を プ 基板バイアスを決定する回路 板 電 は電源アイランド 毎に調整する 電源アイランドへ の基板バイアス電 に伴う回路複雑度の増加（同機構をチップ 外に設置した場合は、テストやシステム設計 にも影響） 基板バイアス制御の効果を最大化するため 基板バイアスを決定する回路 ① 遅延測定用信号及び 動作モード判定信号 の基板バイアス電 圧を決定する回 路。 決定要素は、製 造後の測定結果（ ・基板バイアス制御の効果を最大化するため のセル配置及びクロックツリー生成 ・基板バイアス制御によるクリティカルパス 変動を考慮したAt Speedテスト など ②電源モード信号 ③基板バイアス制御電源 速度、リーク電流 ）及びチップ内の 動作モードである 。 チップ内蔵 チッ 変動を考慮したAt Speedテスト など ④電源アイランド チップ内蔵、チッ プ外の２通りの実 現方法あり。技術説明「電源遮断
技術説明「電源遮断
（パワーゲーティング）
（パワーゲーティング）
」
」
■設計技術概要
・
休止中のブロックへの電源供給を遮断する ことによりリーク電力を激減させる ことによりリーク電力を激減させる ・なかでも，LSI 内部に電源遮断用のスイッ チを設ける場合を「オンチップパワーゲー ティング」と呼ぶ ティング」と呼ぶ ・電源遮断の手法として「MTCMOS」などが ある■効果
■効果
・待機時のリーク電力の削減■設計複雑度（生産性への影響）
・電源オン/オフに対するシーケンス確認を 含む論理検証が必要 ・電源アイランド間へのアイソレータの追加と 境界接続 確認が必要 境界接続の確認が必要 ・突入電流(Rush Current)の抑制が必要 ・データ退避のためのリテンション回路の 追加が必要 など 追加が必要 など 出典：富士通ﾏｲｸﾛｴﾚｸﾄﾆｸｽ 「低消費電力LSI設計 技術解説」技術説明「
技術説明「
DVFS
DVFS」」
(Dynamic Voltage and
Frequency Scaling)
■設計技術概要
・システムの処理負荷の重さに応じて、電圧と周波 数を動的に制御する技術 電源IC VDD VDD 数を動的に制御する技術 ・「ゆとりがあるのであれば、極力遅く仕事をする」 という考えの元、同じクロック周波数で結果が得 られるのであれば、より低い電圧で実行し、消費 電源用 電源用 IF IF VDD VDD 分周器 られるのであれば、より低い電圧で実行し、消費 電力を抑えるというもの■効果
・動作時のスイッチング電力の削減SOC
PMU CPU 動作時のスイッチング電力の削減■設計複雑度（生産性への影響）
・システムにどれだけゆとりがあって、どこまでなら 電圧と周波数を下げてもシステム動作に影響が 電圧と周波数を下げてもシステム動作に影響が ないかという動的制御をどうやって実現するか ・SOCと電源IC間の通信方式や自動化のための 仕様フォーマットの標準化が必要 仕様フォ マットの標準化が必要 ・電源アイランド間へのレベルシフター挿入と境界 接続の確認が必要 ・可変電圧及びマルチ電源対応のタイミング検証可変電圧及びマルチ電源対応のタイミング検証 を如何に効率化するか（マルチコーナー、マルチ 出典：ﾏｲｺﾐｼﾞｬｰﾅﾙ「ARMﾌﾟﾛｾｯｻ活用法「DVFS」「IEM」の仕組み」 – 低消費電力のための機能 http://journal.mycom.co.jp/article/2007/11/12/arm/002.html技術説明「
技術説明「
AVS
AVS
(Adaptive Voltage Scaling)
(Adaptive Voltage Scaling)
」
」
１）電源IC
■設計技術概要
・SOCの動作条件（Process, Voltage, ４）電源用 ４）電源用IFIF VDD VDD Temperature 等）をモニタし、動作条件に 応じてSOCに最適な電圧を供給するように した技術効果
２）モニタ ４）電源用４）電源用IFIF 回路■効果
・動作時のスイッチング電力の削減■設計複雑度（生産性への影響）
SOC
３）PMU■設計複雑度（生産性
の影響）
・SOCと電源IC間の通信方式や自動化のた めの仕様フォーマットの標準化が必要 ・電源アイランド間へのレベルシフター挿入と １）AVS対応電源IC： 出力電圧可変の電源IC ２）モニタ回路： LSIの動作条件をモニタする。 電源アイランド間 のレ ルシフタ 挿入と 境界接続の確認が必要 ・可変電圧及びマルチ電源対応のタイミング 検証を如何に効率化するか（マルチコー３）PMU(Power Management Unit)： LSIに最適な 電圧条件を算出し、電源ICを制御する。 ４）電源用IF： PMUで算出された電圧条件を
電源ICに伝達する
ナー、マルチモードの最適化） など
