GTP
ト ラ ン シーバー
ユーザー
ガ イ ド
UG482 (v1.8) 2016 年 6 月 21 日本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資
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報につきましては、必ず最新英語版をご参照ください。
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こ の資料に関す る フ ィ ー ド バ ッ ク お よ び リ ン ク な ど の問題につ き ま し ては、[email protected]ま でお知 ら せ く
だ さ い。 いただ き ま し た ご意見を参考に早急に対応 さ せていただ き ます。 なお、 こ の メ ールア ド レ スへのお問い合わせは受け
日付 バージ ョ ン 内容 2012 年 1 月 3 日 1.0 初版 2012 年 2 月 21 日 1.1 図2-10、式 2-1、表2-7で、 フ ァ ク タ ーを 「N」 か ら 「N1」 お よ び 「N2」 に変更。図A-4、 図A-6、表B-1、表D-1、 お よ び表D-2を改訂。 2012 年 1 月 1 日 1.1.1 誤植の修正。 2012 年 9 月 6 日 1.2 第 1 章の 「概要お よび機能」の第 2、3、4 段落を ア ッ プデー ト 。表2-9で、PLL0_FBDIV/ PLL1_FBDIV の説明を ア ッ プデー ト し て PLL0_FBDIV_45/ PLL0_FBDIV_45 属性を
追加。「 リ セ ッ ト およ び初期化」お よび第 2 章の 「パワーダ ウ ン」を追加。図3-2～図3-5 に関連する注記 1 を ア ッ プデー ト 。表3-9の TXSTARTSEQ お よび GEARBOX_MODE 属性の説明を ア ッ プデー ト 。表3-26で、 コ ン ト ロ ー ラ ーのポー ト の ク ロ ッ ク ド メ イ ン と 説明を ア ッ プデー ト 。表3-27の TXPI_SYNFREQ_PPM[2:0] お よび TXPI_GREY_ SEL 属性の説明を ア ッ プデー ト 。第 3 章の 「TX ギアボ ッ ク スの動作モー ド 」 の第 1 段 落を ア ッ プデー ト 。第 3 章 「 ト ラ ン ス ミ ッ タ ー」 の 「内部シーケ ン ス カ ウ ン タ ー動作 モー ド 」 セ ク シ ョ ン を削除。表4-20に USE_PCS_CLK_PHASE_SEL およ び ES_CLK_ PHASE_SE 属性を追加。第 4 章の 「ア ラ イ メ ン ト ス テータ ス信号」 に第 2 およ び 3 段 落を追加。表4-25の RXBYTEISALIGNED ポー ト の説明の最後に 1 文を追加。表4-26 に COMMA_ALIGN_LATENCY 属性を追加。表4-42の GEARBOX_MODE 属性の説 明を ア ッ プデー ト 。第 5 章 「ボー ド デザ イ ンのガ イ ド ラ イ ン」 を追加。付録 A 「パ ッ ケージ別の配置情報」 のすべてのパ ッ ケージ図面を ア ッ プデー ト 。表B-1を更新。 2012 年 10 月 23 日 1.3 24ページの 「機能の説明」 、32ページの 「外部基準 ク ロ ッ ク を 1 つ使用す る 場合」 、 33ページ の 「複数の外部基準 ク ロ ッ ク を 使用す る 場合」 に Artix-7 デバ イ ス を 追加。 図3-4お よ び図3-5の脚注か ら XC7A350T を削除。表4-3か ら PCIe プ ロ ト コ ルを削 除。表5-2お よ び図5-3か ら XC7A350T を削除。表5-14の MGTAVCC_G[N] お よ び MGTAVTT_G[N] ピ ンにセ ラ ミ ッ ク フ ィ ル タ ーキ ャ パシ タ を追加。図A-9、図A-10、
図A-11、図A-12、図A-13、図A-14か ら XC7A350T を削除。表B-1か ら XC7A350T を削除。 2013 年 2 月 21 日 1.4 文書全体で、GTX ト ラ ン シーバーに関す る 言及を GTP ト ラ ン シーバーについての言及 に置換。 第 2 章 : 図2-2、図2-12、図2-13、図2-14、図2-15、図2-16、 お よ び図2-17を ア ッ プデー ト 。表2-6の 1 行目お よ び 2 行目を、そ し て表2-8の 1 行目お よ び 4 行目を ア ッ プデー ト 。「 リ セ ッ ト お よ び初期化」 の39ページの最後の段落を改訂。表2-14の 5 行 目お よ び 6 行目を ア ッ プデー ト 。表2-17、 お よ び47ページの 「電源投入お よ び コ ン フ ィ ギ ュ レーシ ョ ン後」～47ページの 「TX パ ラ レルク ロ ッ ク ソ ース の リ セ ッ ト 」 セ ク シ ョ ン を追加。表2-18の 2、3、4、7、12、13、15、 お よ び 17 行目を ア ッ プデー ト 。図2-19を ア ッ プデー ト し 、 こ の図に関連す る 注記を追加。図2-20を ア ッ プデー ト し 、こ の図に関連す る 注記を追加。図2-21お よ び こ の図に関連す る 注記を含む、57ペー ジの 「GTP ト ラ ン シーバー RX PMA リ セ ッ ト 」 を追加。表2-22お よ び57ページの 「GTP ト ラ ン シーバー RX コ ン ポーネ ン ト の リ セ ッ ト 」 ～47ページの 「電源投入お よ び コ ン フ ィ ギ ュ レーシ ョ ン後」 のセ ク シ ョ ン を追加 し て62ページの 「カ ン マ リ ア ラ イ メ ン ト 後」 を改訂。66ページのループバ ッ ク 機能の説明を改訂。表2-28の 2 行目を ア ッ プデー ト 。表2-29の 3 行目お よ び 7 行目を、表2-30の 3 行目 と 7 行目を ア ッ プ デー ト 。71ページの 「デジ タ ルモニ タ ー」 ～74ページを追加。
(続 き) 図3-20を更新。表3-24の 3 行目お よ び 5 行目を、 お よ び表3-24の 3 行目を ア ッ プ デー ト 。 第 4 章 : 表4-3、表4-4、表4-5、表4-6の 5 行目 と 6 行目、 お よ び表4-7の 12 行目を ア ッ プデー ト 。135ページの 「使用モー ド 」 ～142ページの図4-14を追加。147ペー ジの 「使用モー ド 」 セ ク シ ョ ン～表4-15を追加。図4-18を更新。表4-17の 3 行目お よ び 5 行目を ア ッ プデー ト 。153ページの 「RXRATE の使用」 セ ク シ ョ ン～154ペー ジを追加。180ページの 「RX バ ッ フ ァ ーのバ イ パ ス」セ ク シ ョ ン～194ページを改訂。 表4-33お よ び表4-33の 5 行目お よ び 10 行目を ア ッ プデー ト 。 第 5 章 : 表5-2の 1 行目および 2 行目を、表5-11の 3 行目および 4 行目を ア ッ プデー ト 。 付録 A : 図A-4～図A-14 を ア ッ プデー ト 。 付録 B : 表B-1を更新。 2013 年 4 月 15 日 1.5 表2-22の最後の 2 行を追加。「ループバ ッ ク 」の24ページの 「機能の説明」 に 3 文を追 加。表2-29および表2-30で、 「DEN」 を 「DRPEN」 に変更。図2-23および図2-24に 注記を追加。94ページの 「機能の説明」、「TX バ ッ フ ァ ーのバ イ パス」 および表3-15を 改訂。100ページの 「TX バ ッ フ ァ ーバ イ パスの使用モー ド 」を改訂、 図 3-12、 「TX バ ッ フ ァ ーのバ イ パス」、 「シン グルレーン自動モー ド のポー ト 接続」 を削除、図3-12および こ の図に関連する注記を置き換え。102ページの「マルチレーンモー ド で TX バ ッ フ ァ ー バ イ パ ス を使用」 を改訂 (セ ク シ ョ ン の表題お よ び本文か ら 「手動」 を削除)。 「マルチ レーン自動モー ド の TX バ ッ フ ァ ーのバ イ パス」 と い う セ ク シ ョ ンの表題を削除。表4-2 に最後の 2 行を追加。表4-3、表4-4、表4-5で、 「INCP」 を 「IPCM」 に変更。表4-12 で、RXCDR_CFG 属性の タ イ プを 72 ビ ッ ト の 16 進数か ら 83 ビ ッ ト の 16 進数に変更。 2013 年 8 月 28 日 1.6 XC7A35T-CSG325 (Preliminary)、XC7A35T-FGG484 (Preliminary)、
XC7A50T-CSG325 (Preliminary)、XC7A50T-FGG484 (Preliminary)、 XC7A75T-FGG484、 お よ び XC7A75T-FGG676 デバ イ ス を追加。 2014 年 4 月 3 日 1.7 XC7A35T-CPG236、XC7A50T-CPG236、 お よ び XC7Z015-CLG485 デバ イ ス を追加。 表1-3の SIM_VERSION の タ イ プを 「実数」 か ら 「文字列」 に変更。表2-22の RX の レー ト 変更を 「RX PCS」 か ら 「RX 全体」 に変更。61ページの 「RX レー ト の変更」 の説明を拡充。表2-29と表2-30の DRPEN の説明を拡充。表4-11の RXOSCALRESET か ら RXOSINTDONE の説明を変更。表4-27の RXCHARISK[3:0] の方向を 「入力」 か ら 「出力」 に変更。表5-2 お よ び図5-3 に新規デバ イ ス/パ ッ ケ ー ジ を 追加。表5-3、 表5-8、表5-9およ び表5-10に新規デバ イ ス/パ ッ ケージ を追加。247ページの 「SelectIO の使用ガ イ ド ラ イ ン」 の説明を拡充。CPG236、CSG325、CLG485 パ ッ ケージの配置
図を追加 (図A-1、図A-2、図A-3)。図A-4に新規デバ イ ス を追加。表B-1を更新、 お
よ び表B-2に新規デバ イ ス を追加。
2014 年 11 月 19 日 1.8 XC7A15T (-PG236、-CPG236、 および -CLG485 パ ッ ケージ) デバ イ ス を追加。表2-1の ポー ト O および ODIV2 の説明を明確化。表2-8に BGBYPASSB、BGMONITORENB、 BGPDB、BGRCALOVRD、 および RCALENB ポー ト を追加。表2-17に最後の 2 行を 追加。65ページの 「PLL のパワーダ ウ ン」 に、2 つ目の段落を追加。71ページの 「機能 の説明」 のデジ タ ルモニ ターを変更し、表2-31に DMONITORCLK および DMONFIFORESET ポー ト を追加。 2016 年 6 月 21 日 1.8 表5-1の 「RXP と RXN は、GTP ト ラ ン シーバーク ワ ッ ド にあ る 各レ シーバーの作動 入力ペアです。」 を 「RXP と RXN は、GTP ト ラ ン シーバー ク ワ ッ ド にあ る 各レ シー バーの差動入力ペアです。」 に変更。
改訂履歴. . . 3
このユーザー
ガ イ ド について
内容 . . . 7 その他の リ ソ ース . . . 8 参考資料. . . 8第
1
章
:
ト ラ ン シーバーおよびツールの概要
概要お よ び機能 . . . 97 シ リ ーズ FPGA Transceivers Wizard . . . 14
シ ミ ュ レーシ ョ ン . . . 14 イ ンプ リ メ ン テーシ ョ ン. . . 18
第
2
章
:
共有機能
基準 ク ロ ッ ク 入力の構造. . . 21 基準 ク ロ ッ ク の選択お よ び分配 . . . 24 PLL . . . 34 リ セ ッ ト お よ び初期化. . . 37 パ ワーダ ウ ン. . . 62 ループバ ッ ク. . . 66 ダ イ ナ ミ ッ ク リ コ ン フ ィ ギ ュ レーシ ョ ン ポー ト. . . 68 デジ タ ルモニ タ ー. . . 71第
3
章
:
ト ラ ン ス ミ ッ タ ー
ト ラ ン ス ミ ッ タ ー (TX) の概要. . . 75 FPGA TX イ ン タ ーフ ェ イ ス . . . 76 TX 8B/10B エン コ ーダー . . . 83 TX ギ アボ ッ ク ス. . . 86 TX バ ッ フ ァ ー. . . 94 TX バ ッ フ ァ ーのバ イ パ ス . . . 97 TX パ タ ーンジ ェ ネ レー タ ー . . . 104 TX 極性制御 . . . 108 TX の フ ァ ブ リ ッ ク ク ロ ッ ク 出力制御. . . 108 TX 位相 イ ン タ ーポ レー タ ー PPM コ ン ト ロ ー ラ ー. . . 112 コ ン フ ィ ギ ュ レーシ ョ ン可能な TX ド ラ イ バー. . . 115 PCI Express デザ イ ン用の TX レ シーバー検出機能 . . . 122 TX の OOB 信号. . . 124第
4
章
:
レ シーバー
レ シーバー (RX) の概要 . . . 127 RX アナ ロ グ フ ロ ン ト エン ド. . . 128 RX の OOB 信号. . . 133 RX イ コ ラ イ ザー. . . 142RX バ イ ト お よ び ワー ド ア ラ イ メ ン ト. . . 167 RX 8B/10B デ コ ーダー. . . 176 RX バ ッ フ ァ ーのバ イ パ ス . . . 180 RX エ ラ ス テ ィ ッ ク バ ッ フ ァ ー . . . 194 RX ク ロ ッ ク コ レ ク シ ョ ン. . . 199 RX チ ャ ネルボ ンデ ィ ン グ. . . 208 RX ギ アボ ッ ク ス. . . 218 FPGA RX イ ン タ ーフ ェ イ ス . . . 226
第
5
章
:
ボー ド
デザイ ンのガ イ ド ラ イ ン
概要 . . . 229 ピ ンの説明お よ びデザ イ ンのガ イ ド ラ イ ン . . . 229 基準 ク ロ ッ ク. . . 236 電源お よ びフ ィ ル タ リ ン グ. . . 240 SelectIO の使用ガ イ ド ラ イ ン. . . 247 PCB デザ イ ンのチ ェ ッ ク リ ス ト. . . 248付録
A :
パ ッ ケージ別の配置情報
CPG236 パ ッ ケージの配置図 . . . 252 CSG325 パ ッ ケージの配置図 . . . 253 CLG485 パ ッ ケージの配置図. . . 254 FGG484 パ ッ ケージの配置図. . . 255 FGG676 パ ッ ケージの配置図. . . 256 FBG484 パ ッ ケージの配置図 . . . 258 SBG484 パ ッ ケージの配置図 . . . 259 FBG676 パ ッ ケージの配置図 . . . 260 FFG1156 パ ッ ケージの配置図 . . . 262付録
B :
デバイ ス別の配置情報
付録
C : 8B/10B
の符号
付録
D : GTP
ト ラ ン シーバー
DRP
ア ド レ ス
マ ッ プ
ザ イ リ ン ク ス 7 シ リ ーズ FPGA には、3 つの FPGA フ ァ ミ リ があ り ます。 こ れ ら はすべて最 も 低 い消費電力を達成す る よ う 設計 さ れてお り 、 最適な電力、 性能、 コ ス ト の実現に向けて、 標準デザ イ ン を フ ァ ミ リ 間で拡張 さ せ る こ と が可能です。Artix™-7 フ ァ ミ リ は、 量産アプ リ ケーシ ョ ン向 けに開発 さ れ、 最 も 低い コ ス ト と 消費電力を実現す る よ う 最適化 さ れてい ます。Virtex®-7 フ ァ ミ リ は、 最高のシ ス テ ム性能 と 容量を提供す る よ う に最適化 さ れてい ます。Kintex™-7 フ ァ ミ リ は、 対 コ ス ト 性能に最 も 優れた新 し い ク ラ ス の FPGA です。 こ のユーザーガ イ ド は、7 シ リ ーズ FPGA GTP ト ラ ン シーバーについて説明 し た技術的な リ フ ァ レ ン ス です。 こ の 『7 シ リ ーズ FPGA GTP ト ラ ン シーバーユーザーガ イ ド 』 を含む、7 シ リ ーズ FPGA に関す る すべての資料は、 ザ イ リ ン ク ス の ウ ェ ブサ イ ト (japan.xilinx.com/7) か ら 入手で き ます。 こ の資料では、 次の こ と が前提 と な っ てい ます。 • 7 シ リ ーズ FPGA の GTP ト ラ ン シーバーチ ャ ネルは、GTP ト ラ ン シーバー と 略 し て表記 さ れ ます。 • GTPE2_CHANNEL は、1 つの GTP ト ラ ン シーバーチ ャ ネルを イ ン ス タ ン シエー ト す る イ ン ス タ ン シエーシ ョ ン プ リ ミ テ ィ ブの名前です。 • GTPE2_COMMON は、2 つの リ ン グオシ レー タ ー型 PLL (PLL0 お よ び PLL1) を イ ン ス タ ン シエー ト す る プ リ ミ テ ィ ブの名前です。 • ク ワ ッ ド (Q) は、4 つの GTP ト ラ ン シーバーチ ャ ネル、1 つの GTPE2_COMMON プ リ ミ テ ィ ブ、2 つの差動基準 ク ロ ッ ク ピ ンペア、 お よ びアナ ロ グ電源ピ ン で構成 さ れてい ます。
内容
こ のユーザーガ イ ド には、 次の章お よ び付録が含ま れてい ます。 • 第 1 章 「 ト ラ ン シーバーお よ びツールの概要」 • 第 2 章 「共有機能」 • 第 3 章 「 ト ラ ン ス ミ ッ タ ー」 • 第 4 章 「レ シーバー」 • 第 5 章 「ボー ド デザ イ ンのガ イ ド ラ イ ン」 • 付録 A 「パ ッ ケージ別の配置情報」 • 付録 B 「デバ イ ス別の配置情報」 • 付録 C 「8B/10B の符号」 • 付録 D 「GTP ト ラ ン シーバー DRP ア ド レ ス マ ッ プ」その他の リ ソ ース
その他の資料は、 ザ イ リ ン ク ス の ウ ェ ブサ イ ト か ら 入手で き ます。 http://japan.xilinx.com/support/documentation/index.htm シ リ コ ンや ソ フ ト ウ ェ ア、IP に関す る ア ンサーデー タ ベース を検索 し た り 、 テ ク ニ カルサポー ト の ウ ェ ブケース を開 く 場合は、 次の ウ ェ ブサ イ ト にア ク セ ス し て く だ さ い。 http://japan.xilinx.com/support参考資料
次の資料は、 こ のユーザーガ イ ド の補足資料 と し て役立ち ます。 1. 『高速シ リ アル I/O を よ り 簡単に使用』 http://japan.xilinx.com/publications/archives/books/serialio.pdfト ラ ン シーバーおよびツールの概要
概要および機能
7 シ リ ーズ FPGA に搭載 さ れてい る GTP ト ラ ン シーバーは電力効率に優れ、500Mb/s ～ 6.6Gb/s の ラ イ ン レー ト を サポー ト し ます。 ま た、 柔軟な コ ン フ ィ ギ ュ レーシ ョ ン が可能であ り FPGA の プ ロ グ ラ マブル ロ ジ ッ ク リ ソ ー ス と 密接に統合 さ れてい ます。表1-1に、 さ ま ざ ま な アプ リ ケー シ ョ ンに対応す る ト ラ ン シーバーの機能を グループ別に示 し ます。 表 1-1 : 7 シ リ ーズ FPGA の ト ラ ン シーバーの機能 グループ 機能 GTP GTX GTH PCS 2 バ イ ト の内部デー タ パ ス x x x 4 バ イ ト の内部デー タ パ ス x x 8B/10B エン コー ド お よ びデコ ー ド x x x 64B/66B と 64B/67B をサポー ト x x x カ ン マ検出お よ びバ イ ト/ワー ド ア ラ イ メ ン ト x x x PRBS ジ ェ ネ レー タ ーお よ びチ ェ ッ カー x x x ク ロ ッ ク コ レ ク シ ョ ン/チ ャ ネルボ ンデ ィ ン グ用の FIFO x x x プ ロ グ ラ マブル FPGA ロ ジ ッ ク イ ン タ ーフ ェ イ ス x x x PMA 各 ク ワ ッ ド に 1 つの共有 LC タ ン ク 型 PLL x x 各 ク ワ ッ ド に 1 つの リ ン グオシ レー タ ー型 PLL x x 各 ク ワ ッ ド に 2 つの共有 リ ン グオシ レー タ ー型 PLL x 基準 ク ロ ッ ク を柔軟に選択 x x x 判定帰還等化 (DFE) x x 低消費電力モー ド (LPM) と 呼ばれ る 電力効率の優れた適応型 リ ニ ア イ コ ラ イ ザーモー ド x x x 送信プ リ エン フ ァ シ ス x x x PCI Express®デザ イ ン用のビー コ ン信号 x x xSATA デザ イ ンに対応す る COM 信号を含む OOB 信号伝送 x x x
GTP ト ラ ン シーバーは広範なデー タ レー ト を提供 し 、 豊富な機能を備え てい る ため、 物理層では 次の多様なプ ロ ト コ ルをサポー ト で き ます。
• PCI Express、 リ ビ ジ ョ ン 1.1/2.0 • Interlaken
• 10Gb Attachment Unit Interface (XAUI)、Reduced Pin eXtended Attachment Unit Interface (RXAUI)
• Common Packet Radio Interface (CPRI™)/Open Base Station Architecture Initiative (OBSAI) • OC-48
• OTU-1
• Serial RapidIO (SRIO)
• Serial Advanced Technology Attachment (SATA)/Serial Attached SCSI (SAS) • Serial Digital Interface (SDI)
CORE Generator™ ツールには、GTP ト ラ ン シーバーを異な る プ ロ ト コ ルに応 じ て コ ン フ ィ ギ ュ レ ーシ ョ ンす る ために あ ら か じ め定義 さ れた設定 を自動的に生成す る ウ ィ ザー ド が含 ま れてい ま す。 こ の ウ ィ ザー ド を用いて カ ス タ ム コ ン フ ィ ギ ュ レーシ ョ ン を作成す る こ と も で き ます。 定義済
みの設定に よ っ て 有効に な る プ ロ ト コ ルお よ び電気仕様の一覧は、 『LogiCORE IP 7 シ リ ー ズ
FPGA ト ラ ン シーバーウ ィ ザー ド ユーザーガ イ ド 』 (UG769) を参照 し て く だ さ い。
Spartan®-6 FPGA に搭載 さ れた旧世代の ト ラ ン シーバー と 比較 し て、7 シ リ ーズ FPGA の GTP ト ラ ン シーバーには次の新 し い機能が追加 さ れてい ます。 • 2 バ イ ト の内部デー タ パ ス • 各 ク ワ ッ ド に 2 つの リ ン グオシ レー タ ー型 PLL • 電力効率の優れた適応型 CTLE (連続時間 リ ニ ア イ コ ラ イ ザー) • RX のマージ ン解析機能で、 非破壊的な、 イ コ ラ イ ゼーシ ョ ン後の 2D ア イ ス キ ャ ン を実現 は じ めて使用す る 場合は、 『高速シ リ アル I/O を よ り 簡単に使用』[参照1]を参照 し て く だ さ い。 こ の資料では、 高速シ リ アル ト ラ ン シーバーの技術お よ びその応用例が説明 さ れてい ます。 11ページの図1-1に、Artix™-7 デバ イ ス (XC7A100T) におけ る GTP ト ラ ン シーバーの配置例を 示 し ます。 こ のデバ イ ス には 8 個の GTP ト ラ ン シーバーが搭載 さ れてい ます。
7 シ リ ーズ FPGA の フ ァ ン ク シ ョ ンブ ロ ッ ク に関す る その他の情報は、 次の資料を参照 し て く だ さ い。
『7 シ リ ーズ FPGA コ ン フ ィ ギ ュ レーシ ョ ンユーザーガ イ ド 』 (UG470) では、 コ ン フ ィ ギ ュ レーシ ョ ンについて説明 し てい ます。
『7 シ リ ーズ FPGA SelectIO リ ソ ース ユーザーガ イ ド 』 (UG471) では、I/O ブ ロ ッ ク について 説明 し てい ます。
『7 シ リ ーズ FPGA ク ロ ッ キ ン グ リ ソ ースユーザーガ イ ド 』 (UG472) では、MMCM (ミ ッ ク
ス ド モー ド ク ロ ッ クマネージ ャ ー) について説明 し てい ます。
図1-2に、4 つの GTPE2_CHANNEL プ リ ミ テ ィ ブ と 1 つの GTPE2_COMMON プ リ ミ テ ィ ブ を 含む ク ワ ッ ド を示 し ます。
X-Ref Target - Figure 1-1
図 1-1 : Artix-7 XC7A100T FPGA の GTP ト ラ ン シーバー I/O Column CMT Column I/O Column GTPE2_CHANNEL_X0Y7 GTPE2_CHANNEL_X0Y6 GTPE2_ COMMON_ X0Y1 GTPE2_CHANNEL_X0Y5 GTPE2_CHANNEL_X0Y4 CMT Column
GTP Quad
Artix-7 FPGA (XC7A100T)
GTPE2_CHANNEL_X0Y3 GTPE2_CHANNEL_X0Y2 GTPE2_ COMMON_ X0Y0 GTPE2_CHANNEL_X0Y1 GTPE2_CHANNEL_X0Y0
GTP Quad
Configuration Integrated Block for PCIExpress Operation
1 つの GTPE2_COMMON プ リ ミ テ ィ ブ と 4 つの GTPE2 チ ャ ネルプ リ ミ テ ィ ブで構成 さ れた グ ループ を ク ワ ッ ド (Q) と いい ます。 GTPE2_COMMON プ リ ミ テ ィ ブには、2 つの リ ン グオシ レー タ ー型 PLL (PLL0 と PLL1) があ り ます。 こ のプ リ ミ テ ィ ブは、 常に イ ン ス タ ン シエー ト す る 必要があ り ます。 各 GTPE2_CHANNEL プ リ ミ テ ィ ブは、 ト ラ ン ス ミ ッ タ ー と レ シーバーを それぞれ 1 つ備え てい ます。
X-Ref Target - Figure 1-2
図 1-2 : GTP ト ラ ン シーバーの ク ワ ッ ド コ ン フ ィ ギ ュ レーシ ョ ン UG482_c1_02_110811 RX TX GTPE2_CHANNEL RX TX GTPE2_CHANNEL PLL0 RX TX GTPE2_CHANNEL GTPE2_COMMON REFCLK Distribution PLL1 RX TX GTPE2_CHANNEL IBUFDS_GTE2 IBUFDS_GTE2
図1-3に、GTPE2_CHANNEL プ リ ミ テ ィ ブの ト ポ ロ ジ を示 し ます。
RX/TX ク ロ ッ ク 分周器へ ク ロ ッ ク を供給す る チ ャ ネルク ロ ッ キ ン グアーキ テ ク チ ャ の詳細は、
34ページの図2-9を参照 し て く だ さ い。
X-Ref Target - Figure 1-3
図 1-3 : GTPE2_CHANNEL プ リ ミ テ ィ ブの ト ポロ ジ
TX-PMA
TX-PCS
FPGA TX Interface TX Gearbox UG482_c1_03_110811 TX PIPE Control Phase Adjust FIFO PCIe BeaconFrom RX Parallel Data (Far-End PMA Loopback) To RX Parallel
Data (Near-End PCS Loopback) Clock From PLL0 or PLL1
Clock From PLL0 or PLL1
From RX Parallel Data (Far-End PCS Loopback) PISO TX Pre/ Post Emp TX Clock Dividers TX Phase Interpolator TX Phase Interpolator Controller TX OOB and PCIe TX Driver Polarity Polarity SATA OOB 8B/10B Encoder Pattern Generator FPGA RX Interface RX PIPE Control RX Status Control SIPO RX OOB RX EQ RX Gearbox RX Elastic Buffer PRBS Checker Comma Detect And Align 8B/10B Decoder RX Clock Dividers
7
シ リ ーズ
FPGA Transceivers Wizard
7 Series FPGA Transceivers Wizard (以降 ウ ィ ザー ド と 呼ぶ) は、GTP ト ラ ン シーバーのプ リ ミ テ ィ ブ (GTPE2_COMMON お よ び GTPE2_CHANNEL) を イ ン ス タ ン シエー ト す る 際の ラ ッ パー生成 に有用です。 こ の ウ ィ ザー ド は、CORE Generator ツールに含まれてい ます。 こ れを使用す る 前に、 必ず最新の IP ア ッ プデー ト を ダ ウ ン ロ ー ド し て く だ さ い。 ウ ィ ザー ド の使用方法は、 『LogiCORE IP 7 シ リ ーズ FPGA ト ラ ン シーバーウ ィ ザー ド ユーザーガ イ ド 』 (UG769) を参照 し て く だ さ い。 次の手順に従っ て ウ ィ ザー ド を起動 し ます。 1. CORE Generator ツールを起動 し ます。
2. [FPGA Features and Design] と [IO Interfaces] の下にあ る [7 Series FPGA Transceivers Wizard] を選択 し ます。
図1-4を参照 し て く だ さ い。
3. [7 Series FPGA Transceivers Wizard] を ダブル ク リ ッ ク し て ウ ィ ザー ド を起動 し ます。
シ ミ ュ レーシ ョ ン
機能の説明
GTPE2_CHANNEL プ リ ミ テ ィ ブ と GTPE2_COMMON プ リ ミ テ ィ ブ を使用す る シ ミ ュ レーシ ョ ンの場合、 シ ミ ュ レーシ ョ ン環境お よ びテ ス ト ベンチに対す る 特定の要件があ り ます。 使用ハー ド ウ ェ ア記述言語 (HDL) に基づいてサポー ト さ れ る シ ミ ュ レー タ の環境設定方法は、 最新版の 『合 成/シ ミ ュ レーシ ョ ンデザ イ ン ガ イ ド 』 (UG626) を参照 し て く だ さ い。X-Ref Target - Figure 1-4
図 1-4 : 7 シ リ ーズ FPGA Transceivers Wizard の画面
GTPE2_CHANNEL プ リ ミ テ ィ ブ と GTPE2_COMMON プ リ ミ テ ィ ブ を 使用す る デザ イ ン の シ ミ ュ レーシ ョ ンの要件は次の と お り です。 • シ ミ ュ レー タ が SecureIP モデルをサポー ト し てい る 。 つま り 、モデル化 さ れたブ ロ ッ ク の イ ンプ リ メ ン テーシ ョ ンに使用 さ れ る Verilog HDL の暗号 化バージ ョ ン をサポー ト す る 必要があ り ます。SecureIP は、IP 暗号化方式です。SecureIP モデ ルをサポー ト す る には、Verilog LRM - IEEE Std 1364-2005 暗号化に準拠す る シ ミ ュ レー タ が 必要です。 • VHDL シ ミ ュ レーシ ョ ン用の混合言語シ ミ ュ レー タ 。 SecureIP モデルは基本的に Verilog を使用 し ます。 こ れ ら を VHDL デザ イ ン で使用す る 場合 は、混合言語シ ミ ュ レー タ が必要です。シ ミ ュ レー タ は、VHDL お よ び Verilog を同時にシ ミ ュ レーシ ョ ンす る こ と が要求 さ れます。 • GTP ト ラ ン シーバーの SecureIP モデルが イ ン ス ト ール さ れてい る 。 • SecureIP の使用に対応す る よ う にシ ミ ュ レー タ が適切に設定 さ れてい る (初期化フ ァ イ ル、 環 境変数)。 • シ ミ ュ レーシ ョ ン ラ イ ブ ラ リ (UNISIM、SIMPRIMS な ど) を正 し い順序で コ ンパ イ ルす る 、 COMPXLIB を実行で き る 。 • シ ミ ュ レー タ の精度が適切に設定 さ れてい る (Verilog)。 • シ ミ ュ レー タ のユーザーガ イ ド およ び 『合成/シ ミ ュ レーシ ョ ンデザ イ ンガ イ ド 』 (UG626) で、 SecureIP をサポー ト する ための設定について詳 し く 説明。
ポー ト および属性
GTPE2_COMMON お よ び GTPE2_CHANNEL プ リ ミ テ ィ ブには、 シ ミ ュ レーシ ョ ン専用のポー ト はあ り ません。GTPE2_COMMON
属性
GTPE2_COMMON プ リ ミ テ ィ ブには、 シ ミ ュ レーシ ョ ン専用の属性があ り ます。表1-2に、 ア ド レ ス で割 り 付け ら れた GTPE2_COMMON プ リ ミ テ ィ ブの DRP マ ッ プ を示 し ます。 こ れ ら の属性 名は SIM_ で始ま り ます。 表 1-2 : GTPE2_COMMON のシ ミ ュ レーシ ョ ン専用の属性 属性 タ イ プ 説明 SIM_PLL0REFCLK_SEL 3 ビ ッ ト バ イ ナ リ PLL0が常に同 じ 基準 ク ロ ッ ク ソ ー ス で駆動 さ れ る デザ イ ン を シ ミ ュ レーシ ョ ンす る 際に使用 する基準 ク ロ ッ ク ソ ース を選択 し ます。 ピ ンの 切 り 替え を変更 し た前 と 後のシ ミ ュ レーシ ョ ン を可能に し ます。 こ れに よ り 、ポー ト 切 り 替えの 前後に正 し い ク ロ ッ ク ソ ー ス で ブ ロ ッ ク を シ ミ ュ レーシ ョ ン で き る よ う にな り ます。 こ の属 性は、PLL0REFCLK SEL[2:0] と 同 じ 値に設定 す る 必要が あ り ま す。 オ ン ザ フ ラ イ で基準 ク ロ ッ ク ソ ース を変更 し なければな ら ないデザ イ ンの場合は、PLL0REFCLKSEL を使用 し て ソ ー ス を動的に選択 し ます。 SIM_PLL1REFCLK_SEL 3 ビ ッ ト バ イ ナ リ PLL1が常に同 じ 基準 ク ロ ッ ク ソ ー ス で駆動 さ れ る デザ イ ン を シ ミ ュ レーシ ョ ンす る 際に使用 する基準 ク ロ ッ ク ソ ース を選択 し ます。 ポー ト の切 り 替え を変更 し た前 と 後のシ ミ ュ レーシ ョ ン を可能に し ます。 こ れに よ り 、ポー ト 切 り 替え の前後に正 し い ク ロ ッ ク ソ ース でブ ロ ッ ク を シ ミ ュ レーシ ョ ン で き る よ う にな り ます。 こ の属 性は、PLL1REFCLK SEL[2:0] と 同 じ 値に設定 す る 必要が あ り ま す。 オ ン ザ フ ラ イ で基準 ク ロ ッ ク ソ ース を変更 し なければな ら ないデザ イ ンの場合は、PLL1REFCLKSEL を使用 し て ソ ー ス を動的に選択 し ます。 SIM_RESET_SPEEDUP 文字列 TRUE (デフ ォ ル ト) の場合は、 近似の リ セ ッ ト シ ー ケ ン ス を 使用 し て シ ミ ュ レ ー シ ョ ン の リ セ ッ ト 時間を短縮 し ます。こ れは、リ セ ッ ト 時間 やシ ミ ュ レーシ ョ ン時間を高速化す る 際に使用 し ます。FALSE の場合は、 モデルがハー ド ウ ェ ア リ セ ッ ト 動作を細部にわた っ てエ ミ ュ レー ト し ます。 SIM_VERSION 文字列 シ リ コ ンの ス テ ッ ピ ン グ と 一致 さ せ る ため、 シ ミ ュ レーシ ョ ンバージ ョ ン を選択 し ます。 デフ ォ ル ト は 1.0 です。GTPE2_CHANNEL
属性
GTPE2_CHANNEL プ リ ミ テ ィ ブには、 シ ミ ュ レーシ ョ ン専用の属性があ り ます。表1-3に、 ア ド レ ス で割 り 付け ら れた GTPE2_CHANNEL プ リ ミ テ ィ ブの DRP マ ッ プを示 し ます。 こ れ ら の属性 名は SIM_ で始ま り ます。 表 1-3 : GTPE2_CHANNEL のシ ミ ュ レーシ ョ ン専用の属性 属性 タ イ プ 説明 SIM_RESET_SPEEDUP 文字列 TRUE (デフ ォル ト) の場合は、近似の リ セ ッ ト シーケ ン ス を使用 し て シ ミ ュ レーシ ョ ン の リ セ ッ ト 時間 を 短縮 し ま す。 こ れは、 リ セ ッ ト 時間やシ ミ ュ レ ーシ ョ ン時間 を高速 化する際に使用 し ます。FALSE の場合は、モ デルがハー ド ウ ェ ア リ セ ッ ト 動作を細部に わた っ てエ ミ ュ レー ト し ます。 SIM_RECEIVER_DETECT_PASS 文字列 TRUE ま たは FALSE に設定可能であ り 、シ ミ ュ レ ー シ ョ ン に お い て 未接続 の レ シ ー バー を 使用す る か、 接続 さ れた レ シーバー を使用す る か指定 し ます。 SIM_TX_EIDLE_DRIVE_LEVEL 文字列 0、1、X、 ま たは Z に設定可能であ り 、 外部 プルア ッ プ抵抗 を 使用 し て、 電気的ア イ ド ル状態のシ ミ ュ レ ーシ ョ ンや受信検出が可 能です。 デフ ォ ル ト は X です。 SIM_VERSION 文字列 シ リ コ ン の ス テ ッ ピ ン グ と 一致 さ せ る た め、 シ ミ ュ レーシ ョ ン バージ ョ ン を選択 し ます。 デフ ォ ル ト は 1.0 です。イ ン プ リ メ ン テーシ ョ ン
機能の説明
こ のセ ク シ ョ ン では、 デザ イ ンに イ ン ス タ ン シエー ト さ れた 7 シ リ ーズ GTP ト ラ ン シーバーをデ バ イ ス リ ソ ース にマ ッ プす る 際に必要な情報を提供 し ます。 • 利用可能なデバ イ ス/パ ッ ケージの組み合わせにおけ る GTP ト ラ ン シーバー ク ワ ッ ド の位置 • 各 GTP ト ラ ン シーバーク ワ ッ ド に関連す る 外部信号のパ ッ ド 番号 • デザ イ ンに イ ン ス タ ン シエー ト し た GTPE2_CHANNEL プ リ ミ テ ィ ブ、GTPE2_COMMON プ リ ミ テ ィ ブ、 お よ び ク ロ ッ ク リ ソ ース が、 ユーザー制約フ ァ イ ル (UCF) を使用 し て ど の よ う に し てマ ッ プ さ れ る か 通常、GTP ト ラ ン シーバー ク ワ ッ ド の位置は設計プ ロ セ ス の初期段階で指定 し ます。 ク ロ ッ ク リ ソ ース を適切に使用 し 、 ボー ド 設計時のシ グナルイ ン テ グ リ テ ィ の解析を容易にす る ため、 イ ンプ リ メ ン テーシ ョ ン フ ロ ーでは UCF 内で配置制約を使用す る こ と に よ っ て、 こ の指定を円滑に行い ます。 こ のセ ク シ ョ ン では、GTP ト ラ ン シーバーの ク ロ ッ キ ン グ コ ン ポーネ ン ト を イ ン ス タ ン シエー ト す る 方法について説明 し ます。 各 GTP ト ラ ン シーバーチ ャ ネル と 共通プ リ ミ テ ィ ブの位置は、 列番号 と その列内での位置を表す XY 座標を使用 し て指定 し ます。 X0Y0 座標の ト ラ ン シーバーは、与え ら れたデバ イ ス/パ ッ ケージの組み合わせで一番下に位置す る バン ク の最 も 下に配置 さ れます。GTP ト ラ ン シーバーを使用す る デザ イ ンの UCF の生成方法は 2 と お り あ り ますが、7 Series FPGA Transceivers Wizard の使用を推奨 し ます。 ウ ィ ザー ド で ト ラ ン シーバーを コ ン フ ィ ギ ュ レーシ ョ ン し 、GTP ト ラ ン シーバーの配置情報のプ レース ホルダーを含む UCF テ ンプ レー ト を自動的に生成 し ます。 こ の方法で生成 さ れた UCF は編集可能で、 パ ラ メ ー タ ーや配置情報を アプ リ ケーシ ョ ン 用にカ ス タ マ イ ズで き ます。 UCF 生成の も う 1 つの方法は手書 き に よ る も のです。 こ の方法で作成す る 場合、 ト ラ ン シーバー の動作を制御す る コ ン フ ィ ギ ュ レーシ ョ ン属性お よ び タ イ ル位置のパ ラ メ ー タ ーの両方を入力す る 必要があ り ます。GTP ト ラ ン シーバーの コ ン フ ィ ギ ュ レーシ ョ ンに必要なすべてのパ ラ メ ー タ ーを 確実に入力す る よ う 、 十分に注意 し て く だ さ い。 あ る GTP ク ワ ッ ド の GTP チ ャ ネルのいずれかを使用す る 必要があ る 場合は、デザ イ ンに GTPE2_ COMMON プ リ ミ テ ィ ブ を イ ン ス タ ン シエー ト し ま す (図1-5参照)。 ま た、GTPE2_CHANNEL を 少 な く と も 1 つ イ ン ス タ ン シ エ ー ト し ま す。図1-5に、 イ ン ス タ ン シ エ ー ト さ れ た 4 つ の GTPE2_CHANNEL プ リ ミ テ ィ ブ を示 し ます。
デバイ ス
/
パ ッ ケージ別のシ リ アル
ト ラ ン シーバー
チ ャ ネル
『7 シ リ ーズ FPGA パ ッ ケージお よ びピ ン配置ガ イ ド 』 (UG475) を参照 し て く だ さ い。
X-Ref Target - Figure 1-5
図 1-5 : 4 つのチ ャ ネルの コ ン フ ィ ギ ュ レーシ ョ ン UG482_c1_05_110811 TX RX GTPE2_CHANNEL PLL0 PLL1 GTPE2_COMMON TX RX GTPE2_CHANNEL TX RX GTPE2_CHANNEL TX RX GTPE2_CHANNEL IBUFDS_GTE2 GTREFCLK0
共有機能
基準ク ロ ッ ク入力の構造
機能の説明
図2-1に、 基準 ク ロ ッ ク 入力の構造を示 し ます。 入力は両端が 4/5 MGTAVCC に接続 さ れた 50Ω で内部終端 さ れてい ます。 基準 ク ロ ッ ク は、IBUFDS_GTE2 ソ フ ト ウ ェ アプ リ ミ テ ィ ブに イ ン ス タ ン シエー ト さ れてい ます。 基準 ク ロ ッ ク 入力を制御す る ポー ト お よ び属性は、IBUFDS_GTE2 ソ フ ト ウ ェ アプ リ ミ テ ィ ブへ接続 さ れてい ます。 図2-1に、 基準 ク ロ ッ ク 入力バ ッ フ ァ ーの内部構造を示 し ます。X-Ref Target - Figure 2-1
図 2-1 : 基準ク ロ ッ ク 入力の構造 MGTAVCC = 1.0V MGTREFCLK[0/1]P MGTREFCLK[0/1]N MGTAVSS I CLKRCV_TRST CEB O ODIV2 REFCLK_CTRL[1:0] 1'b0 /2 TO HROW Reserved TO GTREFCLK0/1 of GTPE2_COMMON Nominal 50 4/5 MGTAVCC CLKCM_CFG IB + -2'b00 2'b01 2'b10 2'b11 UG482_c2_01_112811 Nominal 50
ポー ト および属性
表2-1に、IBUFDS_GTE2 ソ フ ト ウ ェ アプ リ ミ テ ィ ブの基準 ク ロ ッ ク 入力ポー ト を示 し ます。 表 2-1 : 基準 ク ロ ッ ク入力ポー ト (IBUFDS_GTE2) ポー ト 方向 ク ロ ッ ク ド メ イ ン 説明 I IB 入力 (パ ッ ド) N/A GTREFCLK0P/GTREFCLK0N お よ び GTREFCLK1P/GTREFCLK1N へマ ッ プ さ れ る 、 基準 ク ロ ッ ク 入力ポー ト です。CEB 入力 N/A ク ロ ッ クバ ッ フ ァ ー用のア ク テ ィ ブ Low の
非同期 ク ロ ッ ク イ ネーブル信号です。 こ の信 号が High にな る と 、 ク ロ ッ ク バ ッ フ ァ ーへ の電力供給が停止 し ます。 O 出力 N/A GTPE2_COMMON ソ フ ト ウ ェ アプ リ ミ テ ィ ブの GTREFCLK[0/1] 信号を駆動 し ます。 詳 細は、24ページの「基準 ク ロ ッ ク の選択お よ び 分配」 を参照 し て く だ さ い。 こ の出力は、Hrow 配線を介 し て BUFG ま たは BUFH ソ フ ト ウ ェ ア プ リ ミ テ ィ ブ も 駆動で き ます。IBUFDS_GTE2 の出力ま たは ODIV2 出 力のいずれか一方のみFPGAロ ジ ッ ク へ接続 で き ます。こ の選択は、ポー ト O ま たは ODIV2 が接続 さ れてい る かに基づ き ソ フ ト ウ ェ ア に よ っ て制御 さ れます。 詳細は、 『7 シ リ ーズ FPGAク ロ ッ キ ン グ リ ソ ー ス ユーザー ガ イ ド 』 (UG472) を参照 し て く だ さ い。
ODIV2(1) 出力 N/A O 信号を 2 分周 し たバージ ョ ンであ り 、Hrow
配線を介 し て BUFG ま たは BUFH ソ フ ト ウ ェ アプ リ ミ テ ィ ブを駆動で き ます。 こ の選択は、 ポー ト O ま たは ODIV2 が接続 さ れてい る か に基づ き ソ フ ト ウ ェ アに よ っ て制御 さ れます。 詳細は、 『7シ リ ー ズFPGA ク ロ ッ キ ン グ リ ソ ース ユーザーガ イ ド 』 (UG472) を参照 し て く だ さ い。 注記 : 1. O 出力 と ODIV2 出力は、 互いに位相一致の関係にあ り ません。
表2-2に、 基準 ク ロ ッ ク 入力を構成す る IBUFDS_GTE2 ソ フ ト ウ ェ アプ リ ミ テ ィ ブの属性を示 し ます。
使用モー ド
:
基準 ク ロ ッ ク終端
基準 ク ロ ッ ク 入力は、 外部で AC カ ッ プ リ ン グ さ れてい ます。 こ れには、表2-3に示すポー ト お よ び属性の設定が必要です。 表 2-2 : 基準 ク ロ ッ ク入力の属性 (IBUFDS_GTE2) 属性 タ イ プ 説明 CLK_RCV_TRST ブール型 予約。 信号パ ス の 50Ω抵抗で切 り 替わ り ます。 常に TRUE に設定す る 必要があ り ます。 CLKCM_CFG ブール型 予約。 信号パ ス の 50Ω 抵抗の終端電圧で切 り 替わ り ます。 常に TRUE に設定す る 必要があ り ます。 CLKSWING_CFG 2 ビ ッ ト バ イ ナ リ 予約。 ク ロ ッ ク の内部振幅を制御 し ます。常に2'b11 に設定す る 必要があ り ます。 表 2-3 : ポー ト および属性の設定 入力の種類 設定 ポー ト CEB = 0 属性 CLKRCV_TRST = TRUE CLKCM_CFG = TRUE CLKSWING_CFG = 2'b11基準ク ロ ッ クの選択および分配
機能の説明
7 シ リ ーズ FPGA の GTP ト ラ ン シーバーには複数の基準 ク ロ ッ ク 入力オプシ ョ ンがあ り ます。 ク ロ ッ ク の選択や可用性が 7 シ リ ーズの GTX/GTH ト ラ ン シーバー と は多少異な り 、基準 ク ロ ッ ク の 配線は上下方向ではな く 左右方向です。 構造的には、 ク ワ ッ ド (Q) と 呼ばれ る グループの中に 4 つの GTPE2_CHANNEL プ リ ミ テ ィ ブ、 1 つの GTPE2_COMMON プ リ ミ テ ィ ブ、2 つの専用の外部基準 ク ロ ッ ク ピ ン ペア、 お よ び専用 の基準 ク ロ ッ ク 配線が含まれてい ます。GTPE2_COMMON プ リ ミ テ ィ ブは常に イ ン ス タ ン シエー ト さ れ、 各 ト ラ ン シーバーに GTPE2_CHANNEL プ リ ミ テ ィ ブが イ ン ス タ ン シエー ト さ れ る 必要 があ り ます。 大規模な Artix™-7 デバ イ ス (XC7A200T-FFG1156) の場合、 あ る ク ワ ッ ド の PLL に 供給 さ れ る 基準 ク ロ ッ ク は、 デバ イ ス の同 じ 片側半分にあ る 隣接配置 さ れた ク ワ ッ ド か ら も 供給で き ます。 デバ イ ス の上半分にあ る ク ワ ッ ド は、 上半分の も う 一方の ク ワ ッ ド と 2 つの ロ ーカル基準 ク ロ ッ ク を共有で き ます。同様に、デバ イ ス の下半分にあ る ク ワ ッ ド は、下半分の も う 一方の ク ワ ッ ド と 2 つの基準 ク ロ ッ ク を共有で き ます。 基準 ク ロ ッ ク の特徴は次の と お り です。 • 左右方向へ ク ロ ッ ク 配線 • PLL0 お よ び PLL1 へ柔軟に基準 ク ロ ッ ク を入力 • PLL0 お よ び PLL1 の基準 ク ロ ッ ク を静的ま たは動的に選択可能 図2-2に、GTPE2_COMMON プ リ ミ テ ィ ブ、2 つの専用基準 ク ロ ッ ク ピ ン ペア、 お よ び専用の 左右方向の基準 ク ロ ッ ク 配線を持つ基準 ク ロ ッ ク アーキ テ ク チ ャ を示 し ます。1 ク ワ ッ ド 内にあ る 各 GTPE2_COMMON には 4 つの ク ロ ッ ク 入力があ り ます。 • 2 つの ロ ーカル基準 ク ロ ッ ク ピ ンペア、GTREFCLK0 ま たは GTREFCLK1 • デバ イ ス の同 じ 片側半分にあ る 別の ク ワ ッ ド か ら 受け る 2 つの基準 ク ロ ッ ク ピ ン図2-3に、単一 GTPE2_COMMON プ リ ミ テ ィ ブ内にあ る 基準 ク ロ ッ ク のマルチプ レ ク サー構造図 を示 し ます。 こ のマルチプ レ ク サーへ複数の基準 ク ロ ッ ク ソ ース を接続す る 場合には、 PLL0REFCLKSEL お よ び PLL1REFCLKSEL ポー ト が必要です。 通常は、 単一基準 ク ロ ッ ク の使 用が最 も 一般的です。 こ の場合、PLL[0/1]REFCLKSEL ポー ト を3'b001に接続 し ます。 複雑な マルチプ レ ク サーお よ び関連配線の処理は、 ザ イ リ ン ク ス ツールで実行 さ れます。 詳細は、31ペー ジの 「外部基準 ク ロ ッ ク を使用す る 場合」 を参照 し て く だ さ い。
X-Ref Target - Figure 2-2
図 2-2 : GTP ト ラ ン シーバー リ フ ァ レ ン ス ク ロ ッ キングの概念 UG482_c2_01_012413 PLL0 To GTPE2_CHANNEL GTPE2_ COMMON_ X0Y0 PLL1 1 2 3 4 5 6 7 1 2 3 4 5 6 7 GTEASTREFCLK0 Controlled by Software GTEASTREFCLK1
GTP Quad
PLL0 To GTPE2_CHANNEL GTPE2_ COMMON_ X1Y0 PLL1 1 2 3 4 5 6 7 1 2 3 4 5 6 7 GTWESTREFCLK1 Controlled by Software GTWESTREFCLK0GTP Quad
MGTREFCLK0P MGTREFCLK0N IBUFDS_GTE2 GTGREFCLK0 GTGREFCLK1 GTREFCLK0 GTREFCLK1 GTGREFCLK0 GTGREFCLK1 GTREFCLK0 GTREFCLK1MGTREFCLK1P MGTREFCLK1N MGTREFCLK0P MGTREFCLK0N MGTREFCLK1P MGTREFCLK1N
IBUFDS_GTE2
ポー ト および属性
表2-4～表2-5に、GTPE2_COMMON プ リ ミ テ ィ ブの ク ロ ッ ク ポー ト と 属性を示 し ます。
X-Ref Target - Figure 2-3
図 2-3 : PLL0 および PLL1 の基準 ク ロ ッ ク選択マルチ プ レ クサー UG482_c2_03_112811 PLL0 PLL0 Output CLK 0
GTPE2_COMMON
GTREFCLK0 1 GTREFCLK1 PLL1 PLL1 Output CLK 2 GTEASTREFCLK0 3 4 GTEASTREFCLK1 5 GTWESTREFCLK0 6 GTWESTREFCLK1 7 GTGREFCLK0 GTGREFCLK1 PLL1REFCLKSEL[2:0] PLL0REFCLKSEL[2:0] 0 1 2 3 4 5 6 7 表 2-4 : GTPE2_COMMON の ク ロ ッ ク ポー ト ポー ト 方向 ク ロ ッ ク ド メ イ ン 説明 GTGREFCLK0 入力 ク ロ ッ ク FPGA 内部の ロ ジ ッ ク で生成 さ れ る 基準 ク ロ ッ ク です。 内部テ ス ト 専用です。 GTGREFCLK1 入力 ク ロ ッ ク FPGA 内部の ロ ジ ッ ク で生成 さ れ る 基準 ク ロ ッ ク です。 内部テ ス ト 専用です。 GTREFCLK0 入力 ク ロ ッ ク IBUFDS_GTE2 で駆動 さ れ る PLL0 お よ び PLL1 用の外部 ク ロ ッ ク です。 GTREFCLK1 入力 ク ロ ッ ク IBUFDS_GTE2 で駆動 さ れ る PLL0 お よ び PLL1 用の外部 ク ロ ッ ク です。 GTWESTREFCLK0 入力 ク ロ ッ ク デバ イ ス の右側に あ る ク ワ ッ ド か ら 左方向 への ク ロ ッ ク です。 GTWESTREFCLK1 入力 ク ロ ッ ク デバ イ ス の右側に あ る ク ワ ッ ド か ら 左方向GTEASTREFCLK0 入力 ク ロ ッ ク デバ イ ス の左側に あ る ク ワ ッ ド か ら 右方向 への ク ロ ッ ク です。 GTEASTREFCLK1 入力 ク ロ ッ ク デバ イ ス の左側に あ る ク ワ ッ ド か ら 右方向 への ク ロ ッ ク です。 PLL0OUTCLK 出力 ク ロ ッ ク PLL0 ク ロ ッ ク 出力です。 GTPE2_CHANNEL プ リ ミ テ ィ ブの PLL0CLK へ接続す る 必要があ り ます。 PLL1OUTCLK 出力 ク ロ ッ ク PLL1 ク ロ ッ ク 出力です。 GTPE2_CHANNEL プ リ ミ テ ィ ブの PLL1CLK へ接続す る 必要があ り ます。 PLL0OUTREFCLK 出力 ク ロ ッ ク GTPE2_CHANNEL プ リ ミ テ ィ ブの PLL0REFCLK へ接続す る 必要があ り ます。 PLL1OUTREFCLK 出力 ク ロ ッ ク GTPE2_CHANNEL プ リ ミ テ ィ ブの PLL1REFCLK へ接続す る 必要があ り ます。 表 2-4 : GTPE2_COMMON の ク ロ ッ ク ポー ト (続き) ポー ト 方向 ク ロ ッ ク ド メ イ ン 説明
PLL0REFCLKSEL[2:0] 入力 非同期 PLL0 の入力基準 ク ロ ッ ク を動的に選択す る ための入力です。PLL0 の基準 ク ロ ッ ク 選択 マルチプ レ ク サーへ ク ロ ッ ク ソ ース 1 つの みを接続す る 場合は、 3'b001に接続 し て く だ さ い。 基準 ク ロ ッ ク 入力の変更後は、PLL0 を リ セ ッ ト す る 必要があ り ます。 000 : 予約 001 : GTREFCLK0 を選択 010 : GTREFCLK1 を選択 011 : GTEASTREFCLK0 を選択 100 : GTEASTREFCLK1 を選択 101 : GTWESTREFCLK0 を選択 110 : GTWESTREFCLK1 を選択 111 : GTGREFCLK0 を選択 PLL1REFCLKSEL[2:0] 入力 非同期 PLL1 の入力基準 ク ロ ッ ク を動的に選択す る ための入力です。PLL1 の基準 ク ロ ッ ク 選択 マルチプ レ ク サーへ ク ロ ッ ク ソ ース 1 つの みを接続す る 場合は、 3'b001に接続 し て く だ さ い。 基準 ク ロ ッ ク 入力の変更後は、PLL1 を リ セ ッ ト す る 必要があ り ます。 000 : 予約 001 : GTREFCLK0 を選択 010 : GTREFCLK1 を選択 011 : GTEASTREFCLK0 を選択 100 : GTEASTREFCLK1 を選択 101 : GTWESTREFCLK0 を選択 110 : GTWESTREFCLK1 を選択 111 : GTGREFCLK1 を選択 表 2-4 : GTPE2_COMMON の ク ロ ッ ク ポー ト (続き) ポー ト 方向 ク ロ ッ ク ド メ イ ン 説明
表2-6に、GTPE2_CHANNEL プ リ ミ テ ィ ブの ク ロ ッ ク ポー ト を示 し ます。 表 2-5 : GTPE2_COMMON 属性 属性 タ イ プ 説明 SIM_PLL0REFCLK_SEL 3 ビ ッ ト バ イ ナ リ PLL0 が常に同 じ 基準 ク ロ ッ ク ソ ース で駆動 さ れ る デザ イ ン を シ ミ ュ レーシ ョ ンす る 際に使用す る 基準 ク ロ ッ ク ソ ース を選択 し ます。 ピ ンの切 り 替え を変更 し た前 と 後のシ ミ ュ レーシ ョ ン を 可能に し ます。 こ れに よ り 、 ポー ト 切 り 替えの 前後に正 し い ク ロ ッ ク ソ ース でブ ロ ッ ク を シ ミ ュ レーシ ョ ンで き る よ う にな り ます。 こ の属 性は、PLL0REFCLK SEL[2:0] と 同 じ 値に設定 す る 必要があ り ます。 オンザフ ラ イ で基準 ク ロ ッ ク ソ ース を変更 し なければな ら ないデザ イ ンの場合は、PLL0REFCLKSEL を使用 し て ソ ー ス を動的に選択 し ます。 SIM_PLL1REFCLK_SEL 3 ビ ッ ト バ イ ナ リ PLL1 が常に同 じ 基準 ク ロ ッ ク ソ ース で駆動 さ れ る デザ イ ン を シ ミ ュ レーシ ョ ンす る 際に使用す る 基準 ク ロ ッ ク ソ ース を選択 し ます。 ポー ト の 切 り 替え を変更 し た前 と 後のシ ミ ュ レーシ ョ ン を可能に し ます。 こ れに よ り 、 ポー ト 切 り 替え の前後に正 し い ク ロ ッ ク ソ ース でブ ロ ッ ク を シ ミ ュ レーシ ョ ンで き る よ う にな り ます。 こ の属 性は、PLL1REFCLK SEL[2:0] と 同 じ 値に設定 す る 必要があ り ます。 オンザフ ラ イ で基準 ク ロ ッ ク ソ ース を変更 し なければな ら ないデザ イ ンの場合は、PLL1REFCLKSEL を使用 し て ソ ー ス を動的に選択 し ます。
表 2-6 : GTPE2_CHANNEL のク ロ ッ ク ポー ト ポー ト 方向 ク ロ ッ ク ド メ イ ン 説明 RXSYSCLKSEL[1:0] 入力 非同期 RX デー タ パ ス を駆動す る PLL ク ロ ッ ク ソ ース を選択 し ます。 RXSYSCLKSEL[0] = 1'b0 (PLL0) RXSYSCLKSEL[0] = 1'b1 (PLL1) RXOUTCLK を駆動す る 基準 ク ロ ッ ク ソ ー ス を選択 し ます。 RXSYSCLKSEL[1] = 1'b0 (PLL0 か ら の 基準 ク ロ ッ ク) RXSYSCLKSEL[1] = 1'b1 (PLL1 か ら の 基準 ク ロ ッ ク) TXSYSCLKSEL[1:0] 入力 非同期 TX デー タ パ ス を駆動す る PLL ク ロ ッ ク ソ ース を選択 し ます。 TXSYSCLKSEL[0] = 1'b0 (PLL0) TXSYSCLKSEL[0] = 1'b1 (PLL1) TXOUTCLK を駆動す る 基準 ク ロ ッ ク ソ ー ス を選択 し ます。 TXSYSCLKSEL[1] = 1'b0 (PLL0 か ら の 基準 ク ロ ッ ク) TXSYSCLKSEL[1] = 1'b1 (PLL1 か ら の 基準 ク ロ ッ ク) PLL0CLK 入力 ク ロ ッ ク PLL0 ク ロ ッ ク 入力です。 GTPE2_COMMON プ リ ミ テ ィ ブの PLL0OUTCLK へ接続す る 必要があ り ます。 PLL1CLK 入力 ク ロ ッ ク PLL1 ク ロ ッ ク 入力です。 GTPE2_COMMON プ リ ミ テ ィ ブの PLL1OUTCLK へ接続す る 必要があ り ます。 PLL0REFCLK 入力 ク ロ ッ ク GTPE2_COMMON プ リ ミ テ ィ ブの PLL0OUTREFCLK へ接続す る 必要があ り ます。 PLL1REFCLK 入力 ク ロ ッ ク GTPE2_COMMON プ リ ミ テ ィ ブの PLL1OUTREFCLK へ接続す る 必要があ り ます。
外部基準 ク ロ ッ ク を使用する場合
各 ク ワ ッ ド には、 外部基準 ク ロ ッ ク ソ ースへ接続可能な専用の差動基準 ク ロ ッ ク 入力が 2 つあ り ま す。 こ れ ら の専用基準 ク ロ ッ ク ピ ンペア を使用する際には、IBUFDS_GTE2 プ リ ミ テ ィ ブを イ ン ス タ ン シエー ト する必要があ り ます。 ユーザーデザ イ ンでは、IBUFDS_GTE2 出力 (O) を基準 ク ロ ッ ク 選択マルチプ レ ク サーが配置 さ れてい る GTPE2_COMMON プ リ ミ テ ィ ブの GTREFCLK[0/1]、 GTEASTREFCLK[0/1]、 ま たは GTWESTREFCLK[0/1] ポー ト へ接続 し ま す。 ラ イ ン レー ト 要件 に応 じ て、PLL0 ま たは PLL1 のいずれかを柔軟に使い分けて TX ま たは RX データ パス を駆動で き ます (図2-4参照)。X-Ref Target - Figure 2-4
図 2-4 : 外部基準ク ロ ッ ク を使用する場合 UG482_c2_04_110811 TX RX GTPE2_CHANNEL PLL0 PLL1 GTPE2_COMMON IBUFDS_GTE2 GTREFCLK0 IBUFDS_GTE2 GTREFCLK1 0 1 0 1 TXSYSCLKSEL[0] PLL0CLK PLL0OUTCLK PLL0OUTREFCLK PLL1OUTREFCLK PLL1CLK PLL0REFCLK PLL1REFCLK PLL1OUTCLK RXSYSCLKSEL[0] 0 1 0 1 TXSYSCLKSEL[1] TXOUTCLKSEL TXOUTCLK RXOUTCLK RXSYSCLKSEL[1] RXOUTCLKSEL
外部基準 ク ロ ッ ク を
1
つ使用する場合
1 つの外部基準 ク ロ ッ ク を使用す る 場合、IBUFDS_GTE2 出力 (O) を GTPE2_COMMON プ リ ミ
テ ィ ブの GTREFCLK0 入力ポー ト へ接続 し て く だ さ い。 ユーザーデザ イ ンでは、 も う 一方の未使
用基準 ク ロ ッ ク ポー ト を フ ローテ ィ ン グ状態にで き ます。IBUFDS_GTE2 入力ピ ンには、UCF フ ァ イ ルで制約を適用で き ます。図2-5に、IBUFDS_GTE2 プ リ ミ テ ィ ブへ接続する GTPE2_COMMON プ リ ミ テ ィ ブを示 し ます。
図2-6に、2 つの GTP ク ワ ッ ド へ接続す る 1 つの基準 ク ロ ッ ク を示 し ます。IBUFDS_GTE2 出力 (O) を両方の GTPE2_COMMON プ リ ミ テ ィ ブイ ン ス タ ン ス の GTREFCLK0 入力ポー ト へ接続す る 必要があ り ます。 こ れは、GTP ク ワ ッ ド が左右に隣接配置 さ れてい る 大規模な Artix-7 デバ イ ス (XC7A200T-FFG1156) でのみ可能です。
図2-6に示すデザ イ ンの場合、必要に応 じ てザ イ リ ン ク ス の イ ンプ リ メ ン テーシ ョ ン ツールを使用
し 、25ページの図2-2の左右配線を調整す る だけでな く 、2 つの ク ワ ッ ド 間に基準 ク ロ ッ ク を配線
す る ために、GTPE2_COMMON ク ロ ッ ク 入力の ピ ン切 り 替え を行い ます。
X-Ref Target - Figure 2-5
図 2-5 : 1 つのロー カル基準 ク ロ ッ ク を使用する GTP ク ワ ッ ド UG482_c2_05_110811 GTPE2_ CHANNEL GTREFCLK0 GTPE2_COMMON GTPE2_ CHANNEL GTPE2_ CHANNEL GTPE2_ CHANNEL
GTP Quad
IBUFDS_GTE2X-Ref Target - Figure 2-6
図 2-6 : 1 つの基準ク ロ ッ ク を共有する 2 つの GTP ク ワ ッ ド UG482_c2_06_110811 GTPE2_ CHANNEL GTREFCLK0 GTPE2_COMMON GTPE2_ CHANNEL GTPE2_ CHANNEL GTPE2_ CHANNEL
GTP Quad
GTPE2_ CHANNEL GTREFCLK0 GTPE2_COMMON GTPE2_ CHANNEL GTPE2_ CHANNEL GTPE2_ CHANNELGTP Quad
IBUFDS_GTE2複数の外部基準 ク ロ ッ ク を使用する場合
図2-7お よ び図2-9の よ う に、GTPE2_COMMON の基準 ク ロ ッ ク マルチプ レ ク サーに複数の基準 ク ロ ッ ク ソ ース があ る 場合は、IBUFDS_GTE2 の出力を GTPE2_COMMON プ リ ミ テ ィ ブの適切 な ク ロ ッ ク 入力ポー ト へ接続 し なければな り ません。図2-7に、 専用の差動基準 ク ロ ッ ク 入力を両 方使用す る 1 つの GTP ク ワ ッ ド の例を示 し ま す。IBUFDS_GTE2 プ リ ミ テ ィ ブが 2 つ、 そ し て GTPE2_COMMON プ リ ミ テ ィ ブが 1 つ イ ン ス タ ン シエー ト さ れてい ます。 図2-8は 2 つの GPT ク ワ ッ ド を示 し てい ますが、 こ こ での各 ク ワ ッ ド は自 ら 持つ専用の差動基準 ク ロ ッ ク 入力 と 、 隣接 し た GTP ク ワ ッ ド の専用差動基準 ク ロ ッ ク を使用 し ます。 こ れは、GTP ク ワ ッ ド が左右に隣接配置 さ れてい る 大規模な Artix-7 デバ イ ス (XC7A200T-FFG1156) でのみ可能 です。IBUFDS_GTE2 の出力を GTPE2_COMMON プ リ ミ テ ィ ブの適切な GTREFCLK[0/1]、 GTWESTREFCLK[0/1]、 お よ び GTEASTREFCLK[0/1] 入力ポー ト へ接続す る 必要があ り ます。X-Ref Target - Figure 2-7
図 2-7 : 複数のロー カル基準 ク ロ ッ ク を使用する 1 つの GTP ク ワ ッ ド UG482_c2_07_110811 GTPE2_ CHANNEL GTREFCLK0 GTPE2_COMMON GTPE2_ CHANNEL GTPE2_ CHANNEL GTPE2_ CHANNEL
GTP Quad
IBUFDS_GTE2 GTREFCLK1 IBUFDS_GTE2X-Ref Target - Figure 2-8
図 2-8 : 異な る ク ワ ッ ド から の複数の基準 ク ロ ッ ク を使用する 2 つの GTP ク ワ ッ ド
UG482_c2_08_110811
GTPE2_ CHANNEL
GTREFCLK0 GTREFCLK1 GTWESTREFCLK0 GTWESTREFCLK1
GTPE2_COMMON GTPE2_ CHANNEL GTPE2_ CHANNEL GTPE2_ CHANNEL
GTP Quad
IBUFDS_ GTE2 IBUFDS_ GTE2 GTPE2_ CHANNELGTREFCLK0 GTREFCLK1 GTEASTREFCLK0 GTEASTREFCLK1
GTPE2_COMMON GTPE2_ CHANNEL GTPE2_ CHANNEL GTPE2_ CHANNEL
GTP Quad
IBUFDS_ GTE2 IBUFDS_ GTE2リ アル タ イ ムに基準 ク ロ ッ ク ソ ース を変更す る 必要があ る マルチ レー ト デザ イ ンでは、 PLL0REFCLKSEL お よ び PLL1REFCLKSEL ポー ト を使用 し て ソ ース を動的に選択 し ます。 選択 後、 ユーザーデザ イ ン では PLL0RESET ま たは PLL1RESET で PLL を リ セ ッ ト す る 必要があ り ます。
PLL
機能の説明
GTP ク ワ ッ ド には、2 つの リ ン グオシ レ ー タ ー型 PLL (PLL0 お よ び PLL1) が あ り ま す。図2-9 に、 内部の ク ロ ッ キ ン グアーキ テ ク チ ャ を示 し ます。TX デー タ パス と RX デー タ パ ス が同 じ ラ イ ン レー ト 範囲で動作す る 場合は、PLL0 ま たは PLL1 を両デー タ パ ス で共有 し ます。TX ク ロ ッ ク 分周器お よ び RX ク ロ ッ ク 分周器は、 それぞれ個別に PLL0 ま たは PLL1 か ら の ク ロ ッ ク を選択で き る ため、TX デー タ パ ス と RX デー タ パ ス は異な る 基準 ク ロ ッ ク 入力を使用す る 非同期周波数で 動作で き ます。 PLL 入力 ク ロ ッ ク の選択については、24ページの 「基準 ク ロ ッ ク の選択お よ び分配」 で説明 し ま す。PLL 出力は TX お よ び RX ク ロ ッ ク 分周器ブ ロ ッ ク へ接続 し 、 こ れ ら のブ ロ ッ ク では PMA ブ ロ ッ ク や PCS ブ ロ ッ ク で使用 さ れ る シ リ アルお よ びパ ラ レル ク ロ ッ ク の生成が制御 さ れます。 図2-10に、PLL アーキ テ ク チ ャ の詳細を示 し ます。 入力 ク ロ ッ ク は、 位相周波数検出器へ接続す る 前に M で分周で き ます。VCO の逓倍率お よ び PLL 出力周波数は、 フ ィ ー ド バ ッ ク 分周器 (N1 お よ び N2) で決定 さ れ ま す。 ロ ッ ク 検出 (Lock Indicator) ブ ロ ッ ク は、 基準 ク ロ ッ ク の周波数 と VCO フ ィ ー ド バ ッ ク ク ロ ッ ク の周波数を比較 し て、PLL の ロ ッ ク 条件を判断 し ます。X-Ref Target - Figure 2-9
図 2-9 : 内部ク ロ ッ キングアーキテ ク チ ャ
X-Ref Target - Figure 2-10
図 2-10 : PLL のブ ロ ッ ク図 UG482_c2_09_110811 TX Clock Dividers TX PMA TX PCS RX PMA RX PCS RX Clock Dividers GTPE2_CHANNEL PLL0 REFCLK Distribution PLL1 GTPE2_COMMON PLL CLKIN / M Lock Indicator Phase Frequency Detector Charge Pump Loop Filter VCO PLL LOCKED PLL CLKOUT / N1 UG482_c2_10_011612 / N2
PLL の公称動作範囲は 1.6GHz ～ 3.3GHz です。7 Series FPGA Transceivers Wizard がアプ リ ケー シ ョ ン要件に応 じ て適切な PLL 設定値を選択 し ます。 PLL 出力周波数 (GHz) は式2-1か ら 求め ら れます。 式2-1 ラ イ ン レー ト (Gb/s) は式2-2か ら 求め ら れ ます。D は、 チ ャ ネル内の TX/RX ク ロ ッ ク 分周器の 値を示 し ます。 式2-2 表2-7に、 分周器の有効な設定値を示 し ます。
ポー ト および属性
表2-8お よ び表2-9に、PLL のポー ト お よ び属性を示 し ます。 表 2-7 : PLL 分周器の設定 フ ァ ク タ ー 属性 有効値 M PLL0_REFCLK_DIV PLL1_REFCLK_DIV 1、2 N2 PLL0_FBDIV PLL1_FBDIV 1、2、3、4、5 N1 PLL0_FBDIV_45 PLL1_FBDIV_45 4、5 D RXOUT_DIV TXOUT_DIV 1、2、4、8 fPLLClkout fPLLClkin N1×N2 M ---× = fLineRate fPLLClkout×2 D ---= 表 2-8 : PLL のポー ト ポー ト 方向 ク ロ ッ ク ド メ イ ン 説明 PLL0LOCKDETCLK PLL1LOCKDETCLK 入力 ク ロ ッ ク PLLへの フ ィ ー ド バ ッ ク 信号や基準 ク ロ ッ ク 信号 を 検 出す る ための安定 し た基準 ク ロ ッ ク です。 こ の ク ロ ッ ク は、PLL へ入力 さ れ る 基準 ク ロ ッ ク ま たは PLL か ら 生 成 さ れ る 出力 ク ロ ッ ク (TXOUTCLK な ど) を使用 し て 駆動で き ません。 こ の ク ロ ッ ク は PLL[0/1]FBCLKLOST およ び PLL[0/1] REFCLKLOST ポー ト の使用時にのみ必要です。PLL の ロ ッ ク 検出、 リ セ ッ ト お よ びパ ワ ーダ ウ ン機能への影響 はあ り ません。 PLL0LOCKEN PLL1LOCKEN 入力 非同期 PLL の ロ ッ ク 検出を有効に し ます。 常に High に接続す る 必要があ り ます。 PLL0PD PLLBGBYPASSB 入力 非同期 予約。1'b1に設定す る 必要があ り ます。こ の値は変更 し ないで く だ さ い。 BGMONITORENB 入力 非同期 予約。1'b1に設定す る 必要があ り ます。こ の値は変更 し ないで く だ さ い。 BGPDB 入力 非同期 予約。1'b1に設定す る 必要があ り ます。こ の値は変更 し ないで く だ さ い。 BGRCALOVRD[4:0] 入力 非同期 予約。5'b111111に設定す る 必要があ り ます。こ の値は 変更 し ないで く だ さ い。 RCALENB 入力 非同期 予約。1'b1に設定す る 必要があ り ます。こ の値は変更 し ないで く だ さ い。 PLL0REFCLKSEL[2:0] PLL1REFCLKSEL[2:0] 入力 非同期 PLL へ入力 さ れる基準 ク ロ ッ ク を動的に選択する ための 入力です。PLL の基準 ク ロ ッ ク 選択マルチプレ ク サーへ 1 つの ク ロ ッ ク ソースのみを接続する場合は、3'b001に 接続し て く だ さ い。 基準 ク ロ ッ ク 入力の変更後は、PLL を リ セ ッ ト す る 必要 があ り ます。 000 : 予約 001 : GTREFCLK0 を選択 010 : GTREFCLK1 を選択 011 : GTEASTREFCLK0 を選択 100 : GTEASTREFCLK1 を選択 101 : GTWESTREFCLK0 を選択 110 : GTWESTREFCLK1 を選択 111 : GTGREFCLK0 (PLL0) ま たは GTGREFCLK1 (PLL1) を選択 PLL0RESET PLL1RESET 入力 非同期 ア ク テ ィ ブ High の場合、PLL 内の分周器のほかに、PLL ロ ッ ク 検出 と ス テー タ スブ ロ ッ ク も リ セ ッ ト し ます。 PLL0FBCLKLOST PLL1FBCLKLOST 出力 PLL0LOCKDETCLK PLL1LOCKDETCLK High の場合、PLL フ ィ ー ド バ ッ ク 分周器か ら PLL の位 相周波数検出器への フ ィ ー ド バ ッ ク ク ロ ッ ク が失われ た こ と を示 し ます。 PLL0LOCK PLL1LOCK 出力 非同期 High の場合、 こ の PLL 周波数 ロ ッ ク 信号は、PLL 周波 数が あ ら か じ め判断 し た耐性範囲内で あ る こ と を 示 し ます。 こ の条件が満た さ れ る ま で、 ト ラ ン シーバーお よ びその ク ロ ッ ク 出力は信頼で き ません。 PLL0REFCLKLOST PLL1REFCLKLOST 出力 PLL0LOCKDETCLK PLL1LOCKDETCLK High の場合、PLL の位相周波数検出器への基準 ク ロ ッ ク が失われた こ と を示 し ます。 表 2-8 : PLL のポー ト (続き) ポー ト 方向 ク ロ ッ ク ド メ イ ン 説明
リ セ ッ ト および初期化
GTP ト ラ ン シーバーは、FPGA デバ イ ス に電源を投入 し て コ ン フ ィ ギ ュ レーシ ョ ンが完了後、 使用 す る 前に初期化が必要です。GTP ト ラ ン シーバーの ト ラ ン ス ミ ッ タ ー (TX) と レ シーバー (RX) は、 図2-11に示す よ う に個別に並行 し て初期化で き ます。GTP ト ラ ン シーバーの TX/RX の初期化に は 2 つの手順があ り ます。 1. TX/RX を駆動す る PLL を初期化 2. TX と RX のデー タ パ ス を初期化 (PMA+PCS) GTP ト ラ ン シーバーの TX お よ び RX は、PLL0 ま たは PLL1 のいずれかか ら ク ロ ッ ク 信号を受信 で き ます。TX/RX で使用 さ れ る PLL (PLL0 /PLL1) は、TX/RX を初期化す る 前に初期化す る 必要 があ り ます。TX/RX で使用 さ れ る すべての PLL は個別に リ セ ッ ト さ れ、 その リ セ ッ ト 動作は、 す べての TX/RX リ セ ッ ト 動作か ら 完全に独立 し てい ます。TX と RX のデー タ パ ス の初期化は、 関 連す る PLL が ロ ッ ク さ れた後にのみ実行 し て く だ さ い。 表 2-9 : PLL の属性 属性 タ イ プ 説明 PLL0_CFG PLL1_CFG 27 ビ ッ ト の 16 進数 予約。PLL の コ ン フ ィ ギ ュ レーシ ョ ン設定です。 7 Series FPGA Transceivers Wizard か ら の推奨値 を使用 し て く だ さ い。 PLL0_FBDIV PLL1_FBDIV 整数 34ページの図2-10に示す、PLL の フ ィ ー ド バ ッ ク 分周器の設定です。 有効な値は、1、2、3、4、 お よ び 5 です。 PLL0_FBDIV_45 PLL1_FBDIV_45 整数 34ページの図2-10に示す、PLL の フ ィ ー ド バ ッ ク 分周器の設定です。 有効な値は、4 お よ び 5 です。 PLL0_LOCK_CFG PLL1_LOCK_CFG 9 ビ ッ ト の 16 進数予約。7 Series FPGA Transceivers Wizard か ら の 推奨値を使用 し て く だ さ い。 PLL0_REFCLK_DIV PLL1_REFCLK_DIV 整数 34ページの図2-10に示す、PLL の基準 ク ロ ッ ク 分 周器 M の設定です。 有効な値は、1 お よ び 2 です。 PLL0_INIT_CFG PLL1_INIT_CFG 24 ビ ッ ト の 16 進数
予約。7 Series FPGA Transceivers Wizard か ら の 推奨値を使用 し て く だ さ い。
PLL0_DMON_CFG PLL1_DMON_CFG
1 ビ ッ ト バ イ ナ リ
予約。7 Series FPGA Transceivers Wizard か ら の 推奨値を使用 し て く だ さ い。
GTP ト ラ ン シーバーの TX お よ び RX は、 ス テー ト マシ ン を使用 し て初期化プ ロ セ ス を制御 し ま す。 こ の ス テー ト マシ ンは、 複数の リ セ ッ ト 領域に分割 さ れてい ま す。 こ れに よ り 、 リ セ ッ ト ス テー ト マシ ンは、PMA を先に リ セ ッ ト し て、TXUSERRDY ま たは RXUSERRDY がアサー ト さ れた後に PCS を リ セ ッ ト す る シーケ ン ス で リ セ ッ ト プ ロ セ ス を制御で き ます。 ま た、 通常動作時 に必要に応 じ て、PMA、PCS、 ま たはそれ ら の中にあ る フ ァ ン ク シ ョ ンブ ロ ッ ク を個別に リ セ ッ ト す る こ と も 可能です。 GTP ト ラ ン シーバーには、 初期化 リ セ ッ ト お よ び コ ン ポーネ ン ト リ セ ッ ト の 2 種類の リ セ ッ ト 方 法があ り ます。 • 初期化 リ セ ッ ト : こ の リ セ ッ ト は、GTP ト ラ ン シーバーを完全に初期化す る 場合に使用 し ま す。 デバ イ スへの電源投入お よ び コ ン フ ィ ギ ュ レーシ ョ ンが完了 し た後に実行 し て く だ さ い。 通常動作時は、GTTXRESET や GTRXRESET を使用 し 、 必要に応 じ て GTP ト ラ ン シーバー の TX お よ び RX を再初期化す る こ と も 可能です。GTTXRESET は、GTP ト ラ ン シーバー TX 用の初期化 リ セ ッ ト ポー ト です。GTRXRESET は、GTP ト ラ ン シーバー RX 用の初期化 リ セ ッ ト ポー ト です。 • コ ン ポーネ ン ト リ セ ッ ト : こ の リ セ ッ ト は、GTP ト ラ ン シーバーの通常動作時、 特殊な ケー スお よ び特殊なサブセ ク シ ョ ン を リ セ ッ ト す る 場合に使用 さ れます。TX の コ ン ポーネ ン ト リ セ ッ ト ポー ト は、TXPMARESET お よ び TXPCSRESET です。RX の コ ン ポーネ ン ト リ セ ッ
ト ポー ト は、RXPMARESET、RXLPMRESET、EYESCANRESET、RXPCSRESET、 RXBUFRESET、 お よ び RXOOBRESET です。
X-Ref Target - Figure 2-11
図 2-11 : GTP ト ラ ン シーバーの初期化の概要
