機能の説明
各 GTPE2_CHANNEL ト ラ ン シーバーの RX にあ る ク ロ ッ ク デー タ リ カバ リ (CDR) 回路は、 入 力デー タ ス ト リ ームか ら リ カバ リ ク ロ ッ ク と リ カバ リ デー タ を抽出 し ます。図4-16 に、PLL アー キ テ ク チ ャ の詳細を示 し ます。 わか り やすい よ う に ク ロ ッ クパ ス を破線で示 し てい ます。
GTPE2_CHANNEL ト ラ ン シーバーでは、 位相 ロ ーテー タ ーを搭載 し た CDR アーキ テ ク チ ャ を採 用 し てい ます。 入力 さ れたデー タ は、 最初に レ シーバーの イ コ ラ イ ゼーシ ョ ン ス テージ を通過 し ま す。 平均化 さ れたデー タ は、 エ ッ ジサ ン プ ラ ーお よ びデー タ サ ン プ ラ ーで キ ャ プチ ャ さ れ ま す。
デー タ サンプ ラ ーでキ ャ プチ ャ さ れたデー タ は、CDR ス テー ト マシ ン を通過 し てダ ウ ン ス ト リ ー ムの ト ラ ン シーバーブ ロ ッ ク へ転送 さ れます。
RXLPM_CFG1 4 ビ ッ ト
バ イ ナ リ
予約。7 Series FPGA Transceivers Wizard か ら の推奨値を使用 し て く だ さ い。
RXLPM_HF_CFG2 4 ビ ッ ト
バ イ ナ リ
予約。7 Series FPGA Transceivers Wizard か ら の推奨値を使用 し て く だ さ い。
RXLPM_HF_CFG 14 ビ ッ ト
バ イ ナ リ
予約。7 Series FPGA Transceivers Wizard か ら の推奨値を使用 し て く だ さ い。
RXLPM_BIAS_STARTUP_DISABLE 1 ビ ッ ト バ イ ナ リ
予約。7 Series FPGA Transceivers Wizard か ら の推奨値を使用 し て く だ さ い。
RXLPM_LF_CFG 18 ビ ッ ト
バ イ ナ リ
予約。7 Series FPGA Transceivers Wizard か ら の推奨値を使用 し て く だ さ い。
表 4-10 : RX イ コ ラ イザーの属性 (続き)
属性 タ イ プ 説明
X-Ref Target - Figure 4-16
図 4-16 : CDR の詳細図
Linear EQ CDR FSM
DEMUX
DEMUX Edge
Sampler
Data Sampler
PI(X)
PI(D)
RX DATA
Recovered Clock RXP/N
UG482_c4_06_110911
PLL
CDR ス テー ト マ シ ン は、 エ ッ ジサ ン プ ラ ー と デー タ サ ン プ ラ ーの両方のデー タ を使用 し て入力 デー タ ス ト リ ームの位相を判断 し 、 位相補間 (PI) を制御 し ます。 エ ッ ジサンプ ラ ーの位相はデー タ ス ト リ ームが変更する部分に位置 し 、 デー タサンプ ラ ーの位相はデータ ア イ の中央に位置 し ます。
PLL0 ま たは PLL1 が位相 イ ン タ ーポ レー タ ーに基本 ク ロ ッ ク を提供 し 、 位相補間が高精度で等間 隔のサンプ リ ン グ位相を生成す る こ と に よ っ て、CDR ス テー ト マシ ンの細かい位相制御が可能に な り ます。CDR ス テー ト マシ ンは、 ロ ーカル PLL 基準 ク ロ ッ ク か ら 周波数オ フ セ ッ ト があ る 入力 デー タ ス ト リ ーム を ト ラ ッ キ ン グで き ます。CDR ス テー ト マシ ンは、 ロ ーカル PLL 基準 ク ロ ッ
ク か ら 周波数オ フ セ ッ ト があ る 入力デー タ ス ト リ ーム を ト ラ ッ キ ン グで き ます。
ポー ト および属性
表4-11 に、CDR のポー ト を示 し ます。
X-Ref Target - Figure 4-17
図 4-17 : CDR サン プ ラ ーの位置
E0 E1
UG482_c4_07_110911
E2
D0 D1
表 4-11 : CDR のポー ト
ポー ト 方向 ク ロ ッ ク ド メ イ ン 説明
RXCDRFREQRESET 入力 非同期 予約。Low に接続 し て く だ さ い。
RXCDRHOLD 入力 非同期 CDR 制御ループ を停止状態に保持 し ます。
RXCDROVRDEN 入力 非同期 予約
RXCDRRESET 入力 非同期 予約。Low に接続 し て く だ さ い。
RXCDRRESETRSV 入力 非同期 予約
RXRATE[2:0] 入力 RXUSRCLK2 (RXRATEMODE に よ っ て非同期にな る)
RX シ リ アル ク ロ ッ ク 分周器 D (表4-16 参照) の設定 を動的に制御 し 、RXOUT_DIV属性 と 組み合わせて使用 さ れます。
3'b000 : RXOUT_DIV 分周器の値を使用 3'b001 : 分周値 D は 1
3'b010 : 分周値 D は 2 3'b011 : 分周値 D は 4 3'b100 : 分周値 D は 8
RXBUF_RESET_ON_RATE_CHANGE 属性 が、 オプシ ョ ンの自動 リ セ ッ ト 機能を有効に し ます。
RXCDRLOCK 出力 非同期 予約。
RXOSHOLD 入力 非同期 1'b1に設定す る と 、 現在のオ フ セ ッ ト キ ャ ン
セ レーシ ョ ン値が保持 さ れます。
1'b0に設定す る と 、 オ フ セ ッ ト キ ャ ン セ レー シ ョ ン値が適用 さ れます。
RXOSOVRDEN 入力 非同期 1'b1に設定す る と 、 オ フ セ ッ ト キ ャ ン セ レー
シ ョ ンが RX_OS_CFG 属性に よ っ て制御 さ れ ます。
1'b0に設定す る と 、AGC が RXOSHOLD 信 号に よ っ て制御 さ れます。
RXOSCALRESET 入力 非同期 予約。7 Series FPGA Transceivers Wizard か ら
の推奨値を使用 し て く だ さ い。
RXOSINTPD 入力 非同期 予約。7 Series FPGA Transceivers Wizard か ら
の推奨値を使用 し て く だ さ い。
RXOSINTCFG[3:0] 入力 非同期 予約。7 Series FPGA Transceivers Wizard か ら
の推奨値を使用 し て く だ さ い。
RXOSINTD0[3:0] 入力 非同期 予約。7 Series FPGA Transceivers Wizard か ら
の推奨値を使用 し て く だ さ い。
RXOSINTOVRDEN 入力 非同期 予約。7 Series FPGA Transceivers Wizard か ら
の推奨値を使用 し て く だ さ い。
RXOSINTSTROBE 入力 非同期 予約。7 Series FPGA Transceivers Wizard か ら
の推奨値を使用 し て く だ さ い。
RXOSINTHOLD 入力 非同期 予約。7 Series FPGA Transceivers Wizard か ら
の推奨値を使用 し て く だ さ い。
RXOSINTTESTOVRDEN 入力 非同期 予約。7 Series FPGA Transceivers Wizard か ら の推奨値を使用 し て く だ さ い。
表 4-11 : CDR のポー ト (続き)
ポー ト 方向 ク ロ ッ ク ド メ イ ン 説明
表4-12 に、CDR 関連の属性を示 し ます。
使用モー ド
RX CDR を基準に ロ ッ ク する
RXOSINTSTARTED 出力 非同期 予約。7 Series FPGA Transceivers Wizard か ら
の推奨値を使用 し て く だ さ い。
RXOSINTSTROBESTARTED 出力 非同期 予約。7 Series FPGA Transceivers Wizard か ら の推奨値を使用 し て く だ さ い。
RXOSINTDONE 出力 非同期 予約。7 Series FPGA Transceivers Wizard か ら
の推奨値を使用 し て く だ さ い。
表 4-11 : CDR のポー ト (続き)
ポー ト 方向 ク ロ ッ ク ド メ イ ン 説明
表 4-12 : CDR の属性
属性 タ イ プ 説明
CFOK_CFG 43 ビ ッ ト
バ イ ナ リ
予約。7 Series FPGA Transceivers Wizard か ら の推奨値を使用 し て く だ さ い。
CFOK_CFG2 7 ビ ッ ト
バ イ ナ リ
予約。7 Series FPGA Transceivers Wizard か ら の推奨値を使用 し て く だ さ い。
CFOK_CFG3 7 ビ ッ ト
バ イ ナ リ
予約。7 Series FPGA Transceivers Wizard か ら の推奨値を使用 し て く だ さ い。
RXCDR_CFG 83 ビ ッ ト の
16 進数
CDR の コ ン フ ィ ギ ュ レーシ ョ ン。7 Series FPGA Transceivers Wizard か ら の推奨値 を使用 し て く だ さ い。
RXCDR_LOCK_CFG 6 ビ ッ ト
バ イ ナ リ
CDRの ロ ッ ク ループの コ ン フ ィ ギ ュ レー シ ョ ン。7 Series FPGA Transceivers Wizard か ら の推奨値を使用 し て く だ さ い。
RXCDR_HOLD_DURING_EIDLE バ イ ナ リ 電気的ア イ ド ル状態の PCI Express 動作の 場合、CDR はオプシ ョ ナル リ セ ッ ト シー ケ ン ス中に内部ス テー ト を保持で き ます。
RXCDR_FR_RESET_ON_EIDLE バ イ ナ リ 電気的ア イ ド ル状態の PCI Express 動作の 場合、オプシ ョ ナル リ セ ッ ト シーケ ン ス中 に CDR 周波数回路を自動 リ セ ッ ト し ます。
RXCDR_PH_RESET_ON_EIDLE バ イ ナ リ 電気的ア イ ド ル状態の PCI Express 動作の 場合、オプシ ョ ナル リ セ ッ ト シーケ ン ス中 に CDR 位相回路を自動 リ セ ッ ト し ます。
RX_OS_CFG[12:0] 13 ビ ッ ト
バ イ ナ リ
予約。7 Series FPGA Transceivers Wizard か ら の推奨値を使用 し て く だ さ い。
ラ イ ン レー ト および選択 し た プ ロ ト コルを変更する ために RX CDR 設定を動的に 変更する
RX CDR 設定を動的に変更す る 際の イ ベン ト シーケ ン ス を次に示 し ます。CDR の変更に関連す る 情報のみが記載 さ れてい ます。
1. 準備が整っ た ら (すべての有効なデー タ が レ シーバーデー タ パ ス か ら 消去 さ れた状態)、DRP を使用 し 、RXCDR_CFG[83:0] 属性を用いて CDR ループフ ィ ル タ ー設定の変更を イ ンプ リ メ ン ト し ます。表4-13、表4-14、 お よ び表4-15 に、 こ の属性の推奨 さ れ る 設定を示 し ます。
2. PLL[0/1]REFCLKSEL ポー ト お よ び/ま たは DRP を介 し て、34ページの表2-9 に リ ス ト さ れ てい る 属性を変更 し ます。
3. 40ページの 「PLL リ セ ッ ト 」 で説明 さ れてい る リ セ ッ ト ガ イ ド ラ イ ンに従い ます。
4. PLL が ロ ッ ク さ れた ら 、GTRXRESET を アサー ト し 、44ページの 「GTTXRESET パルス に応 答す る GTP ト ラ ン シーバー TX の リ セ ッ ト 」 で説明 さ れてい る ガ イ ド ラ イ ンに従い ます。
5. RXRESETDONE 信号が High に遷移 し た後、 ト ラ ン シーバーの動作を継続 さ せ る 前に正 し い デー タ を検証す る 必要があ り ます (つま り 、 既知のデー タパ タ ーン をチ ェ ッ ク す る)。
CDR ループ フ ィ ル タ ー設定のみを調整する ために RX CDR 設定を動的に変更する
1. 準備が整っ た ら (すべての有効なデー タ が レ シーバーデー タ パ ス か ら 消去 さ れた状態)、DRP を使用 し 、RXCDR_CFG[83:0] 属性を用いて CDR ループフ ィ ル タ ー設定の変更を イ ンプ リ メ ン ト し ます。表4-13、表4-14、 お よ び表4-15 に、 こ の属性の推奨 さ れ る 設定を示 し ます。
2. GTRXRESET ポー ト を アサー ト し 、55ページの 「GTRXRESET パルス に応答す る GTP ト ラ ン シーバー RX の リ セ ッ ト 」 で説明 さ れてい る ガ イ ド ラ イ ンに従い ます。
RXRESETDONE 信号が High に遷移 し た後、 ト ラ ン シーバーの動作を継続 さ せ る 前に正 し いデー タ を検証す る 必要があ り ます (つま り 、 既知のデー タパ タ ーン をチ ェ ッ ク す る)。
表 4-13 : ス ク ラ ン ブル後/PRBS デー タ 用 CDR の推奨設定(1) (SSC な し(2))
RXOUT_DIV REFCLK PPM RXCDR_CFG
1
±200
83'h0_0011_07FE_2060_2104_1010
±700
±1,250
2
±200
83'h0_0011_07FE_2060_2108_1010
±700
±1,250
4 ま たは 8
±200
83'h0_0011_07FE_0860_2110_1010
±700
±1,250
注記 :
1. プ ロ ト コ ル固有の設定には、7 Series FPGA Transceivers Wizard お よ び/ま たはプ ロ ト コ ル特性評価レ ポー ト か ら の推奨値を使用 し て く だ さ い。
2. スペ ク ト ラ ム拡散 ク ロ ッ ク (SSC) を利用 し 、 電磁干渉 (EMI) の スペ ク ト ル密度を低減 し ます。
表 4-14 : プ ロ ト コ ル用 CDR の推奨設定 (SSC あ り)
RXOUT_DIV SSC を用いる REFCLK PPM RXCDR_CFG
1
±700PPM SSC 33KHz 三角波 -5,000PPM
83'h0_0000_87FE_2060_2448_1010
2 83'h0_0000_47FE_2060_2450_1010
4 83'h0_0000_47FE_1060_2450_1010
表 4-15 : 8B/10B エ ン コ ー ド デー タ 用 GTP CDR の推奨設定(1) (SSC な し(2))
RXOUT_DIV REFCLK PPM RXCDR_CFG
1
±200 83'h0_0001_07FE_4060_0104_1010
±700
83'h0_0001_07FE_4060_2104_1010
±1,250
2
±200 83'h0_0001_07FE_2060_0104_1010
±700
83'h0_0001_07FE_2060_2104_1010
±1,250
4
±200 83'h0_0001_07FE_1060_0104_1010
±700
83'h0_0001_07FE_1060_2104_1010
±1,250
8
±200 83'h0_0001_07FE_0860_0104_1010
±700
83'h0_0001_07FE_0860_2104_1010
±1,250
注記 :
1. プ ロ ト コ ル固有の設定には、7 Series FPGA Transceivers Wizard お よ び/ま たはプ ロ ト コ ル特性評価レ ポー ト か ら の推奨値を使用 し て く だ さ い。
2. スペ ク ト ラ ム拡散 ク ロ ッ ク (SSC) を利用 し 、 電磁干渉 (EMI) の スペ ク ト ル密度を低減 し ます。
3. RX_DEBUG_CFG は、 すべての設定について14'h000です。
RX のフ ァ ブ リ ッ ク ク ロ ッ ク出力制御
機能の説明
RX ク ロ ッ ク 分周制御ブ ロ ッ ク は、2 つの コ ン ポーネ ン ト (シ リ アル ク ロ ッ ク 分周制御、 パ ラ レ ル ク ロ ッ ク 分周制御 と セ レ ク タ ー制御) で構成 さ れてい ま す。図4-18 に、 ク ロ ッ ク 分周器 と セ レ ク タ ーの詳細図を示 し ます。
図4-18 について説明 し ます。
1. RXOUTCLKPCS お よ び RXOUTCLKFABRIC は冗長出力であ る ため、 新規デザ イ ンには RXOUTCLK を使用 し て く だ さ い。
2. REFCLK_CTRL オプシ ョ ンは、 ソ フ ト ウ ェ アで自動的に制御 さ れ、 ユーザーは制御で き ませ ん。ユーザーは、IBUFDS_GTE2 の出力ま たは ODIV2 出力のいずれか一方のみ FPGA ロ ジ ッ
ク へ接続で き ます。
3. IBUFDS_GXE2 は、 ク ロ ッ キ ン グ手法に柔軟性を与え る ための冗長出力です。
X-Ref Target - Figure 4-18
図 4-18 : RX シ リ アルおよびパラ レル ク ロ ッ ク 分周器
UG482_C4_10_021113
PLL0
GTPE2_
COMMON GTPE2_CHANNEL (GTP Transceiver Primitive)
IBUFDS_GTE2
RX PMA RX PCS
REFCLK Distribution PLL1
/D {1,2,4,8}
SIPO
/2
/2
Delay Aligner
PLL1OUTCLK
‘1’
RXOUTCLKPCS RXOUTCLKPMA PLL0REFCLK
PLL1REFCLK
O ODIV2
RXOUTCLK RXOUTCLKPCS1 RXDATA to Downstream PCS Blocks
RXPLLREFCLK_DIV1 RXPLLREFCLK_DIV2
RXOUTCLKFABRIC1
IBUFDS_GTE2 Output to Logic3 RXOUTCLKSEL
RXSYSCLKSEL[1]
REFCLK_CTRL2 RXSYSCLKSEL[0]
RXDLYBYPASS 000
001 0
1 010
011 100 PLL0OUTCLK
1 0
1 0 1
0
/4 or
/5 /2
RXP/N RXDATA
RX Polarity Control
MGTREFCLK[0/1]P MGTREFCLK[0/1]N
REFCLK Sel REFCLK Sel
CDR
4. 1/4 ま たは 1/5 分周ブ ロ ッ ク の選択は、GTPE2_CHANNEL プ リ ミ テ ィ ブの RX_DATA_WIDTH 属性で制御 さ れます。RX_DATA_WIDTH = 16 ま たは 32 の場合は、1/4 が選択 さ れます。
RX_DATA_WIDTH = 20 ま たは 40 の場合は、1/5 が選択 さ れます。
5. ク ロ ッ ク リ ソ ース (MMCME2、PLLE2、IBUFDS_GTE2、BUFG な ど) の配置制約お よ び制 限の詳細は、『7 シ リ ーズ FPGA ク ロ ッ キ ン グ リ ソ ースユーザーガ イ ド 』 (UG472) を参照 し て
く だ さ い。
シ リ アル ク ロ ッ ク分周器
各 ト ラ ン ス ミ ッ タ ー PMA モジ ュ ールには、PLL か ら の ク ロ ッ ク を分周 し て低 ラ イ ン レー ト を サ ポー ト す る 分周器 (D) があ り ます。 こ のシ リ アル ク ロ ッ ク 分周器は、 ラ イ ン レー ト が一定のアプ リ ケーシ ョ ンに対 し て あ ら か じ め設定で き ます。 ま た、 複数の ラ イ ン レー ト を使用す る アプ リ ケー シ ョ ン では、 動的に変更す る こ と も 可能です。 シ リ アル分周器の制御については、表4-16 を参照 し て く だ さ い。 各ス ピー ド グ レー ド の ラ イ ン レー ト 範囲は、7 シ リ ーズ FPGA の資料ページか ら 適切なデー タ シー ト を参照 し て く だ さ い。
ラ イ ンレー ト が一定のアプ リ ケーシ ョ ンで D 分周器を使用す る 場合は、RXOUT_DIV 属性を適切 な値に設定 し 、RXRATE ポー ト を 3'b000に接続す る 必要があ り ます。 詳細は、表4-16 の 「属性 を使用す る 固定設定」 を参照 し て く だ さ い。
複数 ラ イ ン レー ト を使用す る アプ リ ケーシ ョ ン で分周器 (D) を使用す る 場合は、RXRATE ポー ト を使用 し て D 値を動的に選択 し ます。RXOUT_DIV 属性 と RXRATE ポー ト は、 デバ イ ス設定時 に同 じ D 値 を 設定す る 必要が あ り ま す。 デバ イ ス コ ン フ ィ ギ ュ レ ーシ ョ ン完了後に、RXRATE ポー ト を使用 し て D 値を動的に変更 し ます。 詳細は、表4-16 の 「ポー ト を使用す る 動的設定」 を 参照 し て く だ さ い。
パラ レル ク ロ ッ ク分周器およびセ レ ク タ ー
RX ク ロ ッ ク 分周器制御ブ ロ ッ ク か ら のパ ラ レル ク ロ ッ ク 出力は、 ラ イ ン レー ト お よ びプ ロ ト コ ル の要件に応 じ て、 フ ァ ブ リ ッ ク ロ ジ ッ ク ク ロ ッ ク と し て使用で き ます。
FPGA ロ ジ ッ ク の推奨 ク ロ ッ ク は、 いずれかの GTP ト ラ ン シーバーか ら 出力 さ れ る RXOUTCLK です。 ま た、MGTREFCLK を直接フ ァ ブ リ ッ ク へ接続 し て フ ァ ブ リ ッ ク ク ロ ッ ク と し て使用す る こ と も 可能です。RXOUTCLK は、 固定デー タ パス遅延のために RX バ ッ フ ァ ーをバ イ パ スす る ア プ リ ケーシ ョ ン で使用 さ れ る 出力遅延制御があ る 通常アプ リ ケーシ ョ ン で使用 さ れ ます。 詳細は、
180 RX
表 4-16 : RX PLL 出力分周器の設定
分周器 (D) の値 属性を使用する固定設定 ポー ト を使用する動的制御
1 RXOUT_DIV = 1
RXRATE = 3'b000
RXOUT_DIV = Ignored RXRATE = 3'b001
2 RXOUT_DIV = 2
RXRATE = 3'b000
RXOUT_DIV = Ignored RXRATE = 3'b010
4 RXOUT_DIV = 4
RXRATE = 3'b000
RXOUT_DIV = Ignored RXRATE = 3'b011
8 RXOUT_DIV = 8
RXRATE = 3'b000
RXOUT_DIV = Ignored RXRATE = 3'b100