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特集■

新たなエレクトロニクス産業を切り開く

パッケージ実装技術

BGA/CSP

から

SIP

へ

スーパーコネクト

ウェーハの積層

・

Series

クリーンルームの作業環境管理と排出ガス管理

http://www.rlz.co.jp

1986年12月26日第三種郵便物認可 ISSN 0917-8694

http://www.rlz.co.jp

2001

6

特集■

新たなエレクトロニクス産業を切り開く

パッケージ実装技術

BGA/CSP

から

SIP

へ

スーパーコネクト

ウェーハの積層

・

Series

クリーンルームの作業環境管理と排出ガス管理

Contents

Feature

「流石プロ」といわれる技術を

... 2

厚木エレクトロニクス 加藤俊夫 Special Issue

BGA/CSP

からSIPへ

... 4

日本電気 萩本 英二

スーパーコネクト

... 8

東京大学 桜井 貴康

ウェーハの積層

... 12

東北大学, *科学技術振興事業団 小柳 光正, 栗野 浩之, 李 康旭* Series

クリーンルームの作業環境管理と

排出ガス管理（1）

... 17

習和産業 津上 昌平

私は以前2年間ほどパッケージ技術部長を担当した経験があるが, 残りの 半導体生活30年はウェーハ工程を行ってきたので, 実装パッケージは専門 ではなく, 巻頭言など引き受ける資格はないと思われる。が, 折角の機会が 与えられたので, 門外漢からの戯言として何か述べてみることをお許し頂 きたい。 1．「0402」の次は？ 私は「実装」というとまず思い出すのは,「1005」チップ部品である。1993 年頃と記憶するが, この芥子粒のような微小なチップが自動機で組み立て られるのを目の当たりにして, まさに「これぞ技術だ」と感嘆した。それが 現在では「0603」の時代になり, 最近出された2001JEITAロードマップでは, 2005年に「0402」になるそうで, 外野から楽しみに拝見している次第である。 LSIが進歩してもすべてがワンチップになることはないから, 多ピン多チ ップをいかにコンパクトに安価に組み立てるか, テーマは山ほどあり多様 化していくのだろう。最近, 多層プリント基板の内部に部品を埋め込む方 法なども考えられているが, これなどは発展させたい。1枚の基板にどんど ん埋め込むと最後はすべての電機製品は, カードになるのかも知れない。 2．日本の役割 技術の流れとしては, 日本で開発されたこれらの優れた技術は, いずれ東 南アジアや中国に移転していくものと思われる。日本は実装技術リーダー として, さらに次の最先端技術を開発していく必要がある。 ここで, 海外への技術移転について一言余計なことを述べると, 最近の SELETEの失敗について深く反省しなければならないと思う。SELETEは日 本のLSIメーカが資金を出して300ミリ径ウェーハの研究を行った訳だが, 完成した技術をいち早く導入して生産ライン建設を始めたのは台湾メーカ であった。結果からみるとSELETEは台湾メーカに塩を贈るために研究し たことになる。SELETEの関係者や技術者は与えられた使命を遂行するた め努力し成果を上げられたが, 使命を与えた方々の「オメデタサ加減」はど うなっているのか。このような反省の弁はどこからも聞かれないし, 議論 されたこともない。この反省がないと, 次の「あすか」やASETなども同じ失 敗を繰り返すことにならないか, と憂えているものである。 実装技術も, 今は日本が圧倒的に先を走っているから, 当分は問題ないで あろうが, どこかの国がLSIで成功したように, 国を挙げて本気で追いかけ てくれば, 日本が優位を保てる保証はない。技術は優れていてもビジネス で敗北する。開発者の努力が十分報われるような技術移転のやり方につい て, 何か対策が欲しい。 3．ロードマップは何のために？ ITRSのロードマップによると, パッケージのピン数は表1のようになって おり, 数千本ピンのパッケージ時代が来ることになっている。 ここでロードマップの意味について考えてみたい。 半導体LSIでは, すべての技術についてかなり詳細なロードマップが発表 されている。ロードマップは, 多くの関連技術が歩調を揃えて開発され, 抜 けがないようにするにはよい考え方だと一般には思われている。しかし, 私には必ずしも賛成できない面があり, もっと自由競争が行われる方がよ いようにも思われる。 某日, 某所で米国の某機関が次のような極秘会話を交わしていた。 A：「日本のLSI産業は落ちぶれてきたが, ここらで完全に追い落とすには どうするか」 B：「それには, 日本人の特性をよく理解することが重要である」 A：「日本人の特性とはどんなことか」 B：「日本人は真面目で勤勉さではアメリカ人がとても及ぶところではな い。特に, 目標が与えられるとそれを達成するため大勢が協力する様 は, 蟻か蜂のように素晴らしい。そこで, 日本人には, 自ら墓穴を掘る ような目標を与えることが, 重要な戦略である」 A：「墓穴を掘るような目標とは, そんなものがあるのか」 B：「もちろんある。即ちもっともらしいロードマップを作るのである。 日本人はロードマップが与えられると, それを実現するため脇目もふ らず努力する。一方, アメリカ人は人より一歩でも先を行かないと認 められないから, ロードマップを守らないことに生き甲斐を感じる。 そこで, 差がつく」 A：「成る程, 名案ですな」 という訳で, アメリカはロードマップ作成にことのほか, 力をいれるよう

「流石プロ」

といわれる技術を

文＝加藤 俊夫

厚木エレクトロニクス Year 2002 2005 2008 2011 Hand-Held 161∼464 203∼584 256∼736 322∼927 High-Performance 2248 3158 4437 6234 表1 LSIパッケージのピン数のロードマップ（ITRS1999による）

になった訳である。 事実, 0.1µmは2005年といっていたのが, 今や米国や台湾では2003年にな るかも知れない。2年も前倒しになり, 上の会話が現実のものとなってきた。 4．日本の反撃ストーリーは？ さて, アメリカのロードマップ戦略を見破った我々は, 次にどのように反 撃すべきか。やはり, 数年後を見た世間をアッといわせる技術が欲しい。 パッケージと実装という日本のお家芸の世界では, やることはいくらでも ある。現在の話題では, CSPやBGA, ウェーハ・レベル・パッケージ積層チ ップ, マルチ・チップ・パッケージ, 鉛フリーなどいろいろ候補者がありど れも重要だが, これらは「アッという」程の技術とはいえず,「フムフムと感 心する」程度であろう。 ここで脱線。私は若い頃からイタリア・オペラ歌手のカルロ・ベルゴン ツィのファンだが, 一昨年東京でリサイタルがあった。もう75歳の高齢な ので果たして声が出るのか心配したが, 張りのある声で朗々と歌い上げ, 満 場の拍手に応えてアンコールを8曲も続けてサービスしたのには呆れた。 最後はオーソレミオを大音声で聴かせた。そこで心から思ったのは「流石 プロ」。鍛えに鍛えた喉は歳を越えたまさにプロの業である。それに比べ て私自身は40年も半導体をやっていて, 果たしてプロといえるのかと深く 反省させられた次第で, 以後「流石プロ」を座右の銘としている。 私はウェーハ技術の動きから, 次のような夢を抱いているが実現は不可 能だろうか。LSIウェーハは, 微細化の進歩により, 2つの点で従来技術では 行き詰まってきた。1つはMOSトランジスタのスケーリング・ルールが成 り立たなくなり, ゲート絶縁膜にこれまで扱ったことのない異種材料を使 わざるを得ないこと。もう1つは, 配線の微細化によるCR時定数増加による LSIの動作の遅延である。そこで, アルミニウムに代わって低抵抗の銅が使 われ, 配線層間膜には, 低誘電率膜が検討されている。ただし, これらは一 部で生産導入されているが, まだ問題が多々あり, 十分自信のある解は得ら れていない。そこで, 配線技術に対して, 実装技術からのアプローチで解決 する可能性はないだろうか。例えば, 図1のように配線用の基板を製作し, シリコン・ウェーハと接着張り合わせする方法である。 この方法のメリットは, ①銅配線やLow-k膜のような複雑なプロセスをシ リコン上に作る必要がない。②したがって, 配線工程での歩留りは高価な シリコンを犠牲にすることがない。③シリコン基板工程（FEOLといわれる） と配線工程（BEOL）とは別々に平行して作ればよく, リードタイムが短縮 できる。④配線工程だけを担当するファウンドリー産業が生まれるかも。 問題点は何といっても1ミクロン以下のコンタクトが上手く取れるかに 掛かっている。そこを解決してこそ「流石プロ」なのである。 5．パラノイア出でよ！！！ 以上は, 1つの夢に過ぎないが, ロードマップの呪縛から抜けるには, 現在 存在しない産業を興すぐらいの革新的なアイデアと, 脇目もふらず突進す る誇大妄想（インテルのグローブさんがいうParanoia）がないと駄目らしい。 日本の半導体産業復活が叫ばれているが, 10人中9人が賛成するようなテー マを取り上げても, 韓国, 台湾にすぐ追いつかれるだけで, 数年後には大陸 中国と争っているだけになろう。10個中1個しか成功しない研究テーマこ そ取り上げ, これを推進するベンチャー育成こそ急務ではなかろうか。ア メリカが, 日本の成功を学習して反撃したように, 今度は日本がアメリカか らベンチャー・スピリットを学び, ベンチャーを伸ばすような社会的な仕 組み作りが重要だと思われる。アメリカからベンチャーの成功例がよく聞 こえてくるが, 実際はそれ以上の失敗例があるらしい。失敗を温かく認め るカルチャーが重要だと思われる。 小泉首相が大人気を博しているが, これは彼のロードマップを破壊する パラノイア的なところに国民の共感を呼んだためであろう。エレクトロニ クス業界は政治家に先を越されているのではなかろうか。 シリコン・ウェーハ トランジスタ 電極 配線基盤 ボール端子 内部配線 張合 図1 MOSトランジスタ･アレイと配線基板を張り合わせる。

1

．はじめに

...

半導体産業のパラダイムシフト

1.1 垂直統合から水平分業へ 急激に発展する半導体産業では, 設備投資額が1,000億 単位となって, もはや大企業にとっても投資はリスクの 大きい内容となってきている。かつての大航海時代に株 式会社が芽生えたように, 現代にも新たなリスクに対処 する方法が必要である。 リスクを科学する金融工学の成果によれば, リスクに対 処するためには, 2つの方法があるといわれる。1つは分 散, もう1つは移転である。 前者は水平分業を促し, 後者はベンチャーなどのリスク をとる者やファンダリやサブコンにリスクを移転するこ とに対応する。そのファンダリやサブコンは多数の独立 した顧客を集めて, そのリスクをさらに分散する。こう して, 規模を拡大して発展を続ける半導体産業では垂直 統合から水平分業へと企業形態をパラダイムシフトして いる状況が生じていると考えられる。 1.2 水平分業型企業群 前工程ではファンダリ, 後工程ではサブコン, 実装の世 界ではEMS（Electronics Manufacturing Service）, 設計分野で はファブレスと称して, こうした水平分業を行う専業企 業群が台頭してきた。 しかし, これらの専業企業群が今までの垂直統合型の企 業の機能を総て代替しているわけではなく,不足する機能 を補うともいうべき領域に技術開発を主体としたライセ ンス・ビジネスが成立する余地がある。 多くのファンダリやサブコンの台頭がライセンス・ビ ジネスを行うベンチャー企業にビジネス環境を提供し相 互に機能を補完している。こうして各事業のコンピテン スを明確にし, 資本も技術も存分につぎ込むことで実入 りの多いリターンを取り込むことができる。

2

．組立の世界

2.1 CSP（Chip Size Package）の誕生

デバイスの多ピン化が進み, 周辺端子構造のQFP（Quad Flat Pack）が対応できなくなって, 二次元配列端子のBGA （Ball Grid Array）にスポットライトが当たった。ハイエン ド領域では古くから知られていたが, それが大衆化した のである。すなわち,ピン数が同じなら, BGAは明らかに QFPよりも外形が小さくなり, その外形がチップサイズま で小さくしたものがCSPである。 CSPは, 携帯電話で代表されるような軽薄短小の動向に 後押しされて発展し, それが前工程まで巻き込んだウェ ーハスケールまで進化しFC（Flip Chip）の領域まで視野に 入ってきた。

KEY WORDS

ファンダリ：Foundry サブコン：Subcontractor

EMS：Electronicd Manufacturing Service CSP：Chip Size Package

SiP：System In a Package モジュール：Module

BGA/CSP

から

SIP

へ

日 本 電 気

萩本 英二

0 1

新たなエレクトロニクス産業を切り開く

パッケージ実装技術技術

2.2 パッケージの機能

パッケージの機能は種々いわれているが, ベアチップで あるKGD（Known Good Die）との本質的な差を考えるとパ ッケージの機能は周囲環境からの合理的保護がなされて いることと, インタフェースとしてプラグのように標準 化した寸法をもつことにあると考える。 すなわち, ① 電気的特性の保持 ② 物理的保護 ③ ストレス緩和 ④ ピッチ変換 ⑤ 汎用化, 規格化 の5つが本質的と考えている。 各機能は独立して成立するもので, その保護レベルによ って, 従来のパッケージ, フリップチップからKGDに至る 内容が分類できる。図1にその分類を示す。 例えば, 従来からあるCSPはレベル2に, WSCSPはレベル 3に, c4はレベル4に分類できる。これらのどれが良くてど れが悪いかではなく, パッケージとして不足した機能は 実装基板側で分担することになるだけだ。 最近, 10ミクロンレベルの配線が論じられるようになっ たのは, このチップと基板の間の寸法オーダがぽっかり 空いているからである。 2.3 モジュール, SiPの必要性 （1）パッケージの中抜きは可能か 現在, セット構成には, デバイス, パッケージ, 実装基板 という階層構造がある。これを中抜きして, デバイスと 実装基板とのDCA（Direct Chip Attach）が試みられている。 そしてこの構成が経済的に引き合うかどうかで採用の可 否が決まる。この部分だけを見るとコスト的に有利なよ うに見える。しかし, 部分最適化が必ずしも全体最適化 をしたことにならないのは当然である。 何を最適化すればよいのか。ビジネスで見ると, セット の商品寿命が極端に短くなっていることが挙げられる。 頻繁な設計業務は大きな負担になるし, かといってさま ざまな顧客のニーズに特化したバリエーションがないと 売れ行きが心配となる。 こうしてみると, どのような環境が全体最適のキーワー ドとなるのかというと, 設計から出荷までの時間を最短 になるように最適化すること, すなわちシステムとして 「短納期」が重要であるといえる。 こうした, 最適化の仕組みには階層設計的な手法が有効 である。いわゆるプラットフォームといわれるベースと なる技術をつなぐ手段や手順（プロトコール）を取り決め ておき, それに従うことで, 並列して作業を進めることが できる, ないしは注力することを可能にする。このプロ トコールは例えば, PCでのソケットを思い出してもらえ ばよい。また, 車ではシャーシと呼ばれる部品が知られ ている。そのシャーシが同じでも, その上にさまざまな 形のボディーを載せることで, 生産ラインの構成は変え ずに, 多品種生産に対応することができる。こうしたシ ャーシは共通部品であるので, プラットフォームの改良 と, ボディーの改良とが同時並行してできる。その結果, 短期間に多品種の製品をそろえることや, 階層を積み上 げることにより複雑な内容のものまで対応範囲を広げる ことができるのである。 このように考えると, 階層構造上からも, 規模の大きさ に合わせて生産量を確保し, かつ製品のバラエティーを 確保するために, パッケージと実装基板の間にモジュー ル, SiPというプラットフォームが必要となるであろう。 なぜなら, 携帯電話の例にあるように, 実装基板の大き さそのものが最終製品の大きさであり, そこで多品種と なれば, 基板を変えることで組立ライン構成をころころ 変えることは, 短納期にもコストパフォーマンスにもな じまないからである。 そして, DCAの例でいえば, その部分のコストは下がっ たとしても, 設計変更の自由度を失うことになる。それ が, 最適であれば問題はないのであるが。 （2）シングルチップとマルチチップ 今までの議論は, シングルチップ主体になされており, これが独立した回路機能をもったユニットとしてのモジ ュールが考えられると, SoC（System On a Chip）との本質 的な差が問われるような土俵に乗ることになる。 なぜなら, SoCは, シリコン基板の上に, IPマクロがある フロアプランで配置されている。そのシリコン基板が仮 に有機基板となり, IPがパッケージされたデバイスとなっ たらどうであろうか。SiP（System In a Package）となるの ではなかろうか。SoCとSiPの本質的な差は何か,どちらが 商品として最適化されているのかが, 大きく問われてく ることになる。 電気的特性 保持 物理的保護 ストレス緩和 ピッチ変換 汎用化 規格化 デバイス形態 外形形態 （PKG）

Ecologically Protected Chip Bare Chip Interposer 有 Interposer 無 BGA FBGA CSP FC KGD レベル1 レベル2 実装基板で 機能分担 レベル3 レベル4 パ ッ ケ ー ジ 機 能 図1 CSPの分類

3

．

SoC

との関係

3.1 「ワンチップ化が王道だ！」

製品技術の先輩からこういわれたことを思い出す。そ して,「マルチチップなんて邪道だ」とも。

確かに, 従来からあるMCM（Multi Chip Module）は, そう いわれてもやむをえない内容が多く, 単なる中継ぎ役が ほとんどであった。例えば, SSIを1つの基板に集めて, LSI にする類である。 したがって, ワンチップ化の究極にあるSoCは多様なデ バイスを混載することで, 王道を歩むはずであった。そ れはある面で正しいと考えるが, ロジックとメモリ, デジ タルとアナログといった異種チップの混載やその生産方 法を考慮すると, そこにはさまざまな不整合が存在し, 回 避不能なケースも出てきた。万能ではないということで ある。 例えば, デジタル回路ではチップシュリンクという微細 化手法が使え, 効率よくコストダウンができた。 ところが, アナログ回路ではそうはいかない。寸法が変 わると特性が変わり, まるで新製品のように新たに設計 し直さないといけない。こうした設計内容を1つシリコ ンの上に載せることが効率的かどうか, またロジックと メモリでは構造上製造プロセスに違いがあり, 同じよう にはいかない。するとロジックを作り, メモリを作りな どと単に製造工程をつなぐだけではコストが安くならな いばかりか, 複雑になって歩留りを落としかねない。 また, SoCはカスタム品であるから, 1ロットの数量が小 さくなり, メモリのように大量生産という訳にいかない。 多品種少量生産ビジネスとして採算の合うようにできる のだろうか。 これに輪を掛けるのが, 大規模化であり, そのための設 計期間が長くなりがちであるが, 一方で製品寿命はどん どん短くなってきている。その結果, 開発TATと製品寿命 とがトレードオフするポイントが出てきて, 製品化でき なくなってしまう。 このトレードオフの関係を解消し, ブレークスルーする ために, モジュールによる階層構造が利用できる。別に 新しくモジュールを作るというより, BGA/CSPに多用さ れているインターポーザという基板を利用すればよい。 そうしたモジュールに搭載する部品としてWSCSPを含め たCSPが真価を発揮することができる。 マルチチップでなくとも, パッシブ部品とともにある 機能分担するモジュールが登場すれば, そこには, 単なる パッケージでもなく, 製品でもない新たなビジネスが生 じ得る。 3.2 階層における役割分担 それが, 単純なデバイス搭載のみのパッケージから, パ ッシブ部品を含んだ回路機能をもつモジュールとして活 用し, デバイス, パッケージ, ボードの階層の中で, LSIの配 線負担が合理的に配分されれば, トータルコストも短納 期も両方実現できる可能性が大きくなる。 もちろん, 外形は標準化されているから, ユーザはさま ざまな製品を選択できるので, CS（Customer Satisfaction） も適う。 ところで, CSPがチップサイズであるということは, チ ップ外形が即パッケージ外形となることであって, それ は, チップのフロアプランそのものが外形を支配するこ とである。 図1からわかるように,パッケージがLSIの配線負担を軽 減することを目指すと, パッケージレベルによって実装 技術に大きく依存することになる。FCが60年代に開発さ れながら, 展開の広がりが見えなかったのはそのためで ある。インフラ整備はチップに関わる前工程だけで済ま なくて, 実装までのインフラを整備する必要があり, それ ができるメーカしか対応できなかったのである。その加 工技術も前工程と違って, 1桁安い設備を使って, 10ミクロ ンオーダまでの加工が必要である。長い間忘れられてい たこの領域にも光が当たり始めている。 その結果, パッケージ技術者はパッケージを設計してい るつもりが, 実はチップ設計に割り込んでしまうことに なる。この関係を図示すると図3のようになる。すなわ ち, チップサイズがパッケージ外形であるから, その外形 が外部端子のレイアウトに沿うような外形寸法でないと “標準プラグ”の役割は果たせない。したがって, チップ 外形そのもののような無駄のないパッケージがモジュー 設計時間 製品寿命 臨界点 時代 作 業 時 間 図2 設計と製品寿命とのトレードオフ System

System Design Device Design Package Design Device Package Product outline Floor plan PKG outline

CSP Board layout One Chip/Module

製造の流れ

設計の流れ

図3

ルの標準部品としての機能をもつと, 新たな展開, すべて の活動を統合してシステム化することができる。 このように, パッケージにおける変化は, 図3に示したよ うに, LSI設計まで及ぶであろう。そしてそれはさらにセ ットの製品設計にも影響がでるのではないだろうか。 すなわち, パッケージに落としこまれた製造技術は設計 を介してセット側にフィードバックが掛かることになり, 設計と製造が, ソフトとハードがリンクすることになる。 そして, ソフトとハードの両輪があって競争力のある技 術体系が完成する。

4

．知財面からの風景

こうしたシステムにおいては, 工業所有権としての特許 ばかりでなく, 知的財産としての著作権, ノウハウ（企業 秘密）も重要である。そして, それらの価値を認めてもら うようにしないと先行開発した意味が薄れる。さらに, そうした知的財産を社会で活用する方策を含めた活動が より重要になってくる。 特許権についての利用の仕方も独占権として排他の特 許権行使より著作権的に権利者に敬意を払い, 適当な利 用料を支払いながら利用するという, 有効活用しあうス タイルが目立ってきた。分野は異なるが, 例えば, MP3ラ イセンス会社などもその典型例といえよう。 これらも従来の考えでは, 独禁法に触れるといわれてき たが, オープンな運営方針がオーソライズされており, 米 国司法省も認めている。 昨年度, 特許庁の技術動向調査でCSPがとりあげられ た。半導体産業の中でもあまり注目を浴びてこなかった 分野であり, 後工程に関わる人には時代の風が吹いて来 たことを感じたであろう。 報告書は, 現在中間報告の段階であるが, その内容概要 は特許庁ホームページで見ることができる。 http://www. jpo.go.jp/index.htm →INDEXの（テクノトレンド）→技術動向 （報告要約版）→技術動向のトピックス （中間報告）→特許出願技術動向調査報告 →情報通信関連分野 （ ダ イ レ ク ト ： http://www. jpo.go.jp/techno/tt1302-099_techno.htm） 中間報告では, 技術ライセンス会社のTesseraが紹介され ているが, こうしたベンチャービジネスのひそみに倣え ば, その事業成功においては独創的な技術開発と相まった 特許の戦略的活用が是非とも必要であり, コアコンピテン スを明確に位置付ける知財活用が重要といってよい。 そして, 古くはドルビー研究所があるが, 技術内容がデ ファクト化されることで, 大きな社会インフラの一部と なることで技術的優位性を保つことができる。 半導体産業で主導的位置にあった日本の技術が, いまや 東アジアの勢いに飲まれそうになっている。パッケージ 技術のある半導体後工程ではその影響が最も強い。次世 代の実装に主導的な地位を占めるであろうSiPの分野で, 再び影響力のある存在となるには, 知財活用が大きな力と なることを期待する。産業立国としての今までの資産を さらに大きくする意味でも, 技術的な優位性を持ち, リタ ーンが確かなこうした分野が発展することを期待する。 参考文献 1）萩本英二：CSP技術のすべて, 工業調査会（1996）. 2）萩本英二：CSP技術のすべてパートII, 工業調査会 （1997）.

最近, スーパーコネクトの議論がさかんである。実装業 界は韓国や中国勢との競争激化の中「現状を打破する次 の一手は何か」という観点から, 半導体業界は「システム LSIだけでいいのか」という問題意識から, このスーパー コネクトが注目されている。 「スーパーコネクト」という言葉自身は日経マイクロデ バイスと議論しながら一年ほど前に産声をあげた。「ウ ルトラ・インターコネクト」とか「スーパーインテグレー ション」なども考えたが, 日経マイクロデバイスの方か ら提案のあった「スーパーコネクト」の方が主張がはっき りしているということで定着した。 スーパーコネクトというのは2つの意味合いがある。1 つは「ウルトラ・インターコネクト」あるいは超配線とい うような意味合いで, 図1のように設計ルール10µm帯の技 術空白を埋める配線技術を指すものである。もう1つは 「スーパーインテグレーション」あるいは超集積というよ うな意味合いで, 図2のようにベア・チップに近い複数チ ップを二次元, あるいは三次元に高密度実装し, 電子シス テムを作り上げるという新しい実装技術体系である。し たがって, スーパーコネクトというのは超接続とも訳さ れるべきものでダブル・ミーニングをもっている。 スーパーコネクトが提唱された一年前は単に技術分野 だけがぼんやりと特定されており, 具体的な方向性や実

KEY WORDS

スーパーコネクト：Superconnect システムLSI：System LSI 実装：Assembly 垂直連携：Vertical Cooperation

スーパーコネクト

東 京 大 学

桜井 貴康

0 2

新たなエレクトロニクス産業を切り開く

パッケージ実装技術

Design Rule （ µ m ）

M. Kimura, "Superconnect: 21st century LSI Production and Design Method", Nikkei Microdevices, No.180, pp.62-79, June 2000. 0.01 100 10 1 0.1

Past Present Future Package Tr.Gate Tr.Gate Tr.Gate Package Package Interconnect Upper Layer Lower Layer Upper Layer Lower Layer Middle Layer

Technology Vacuum Super-connect 図1 Superconnect Technology ANALOG RF/ANALOG PURE LOGIC DRAM Heat Sink

K.Ohsawa, H.Odaira, M.Ohsawa, S.Hirade, T.Iijima, S.G.Pierce, "3-D Assembly Interposer Technology for Next-Generation Integrated Systems," ISSCC Digest of Tech. Papers, pp.272-273, Feb.2001.

図2

Superconnect Example Based on Three-Diensional Assembly

現可能性についてはオープンだった。それでも, 10µm帯 のチップ接続技術ということは, 実装にとっては次の一 手であることには間違いなかったので, 私のところにも スーパーコネクトの基礎技術を有する多くの企業からコ ンタクトがあった。例えば, 10µm帯のビアに関する技術 をもった会社や, 配線製造装置の企業などである。多く の皆さんの話をお伺いして, 日本の技術がしっかりと広 がっていることを再確認した。しかし, 残念ながら全体 像や技術の組み合わせ方は見えていなかった。 しかし, このところ1つの方向性としてシステム・イ ン・パッケージが浮上してきた。インターネットで調べ たところ, すでに数社が製品を出してきている。 一方, 半導体側の問題意識を見てみよう。ここ3, 4年, 半 導体各社はメモリ中心のビジネスから, 付加価値が高い システムLSI重視の方向へ舵を取ってきた。システムLSI とは複雑なシステム機能を1つのシリコンチップに作り 込んだものである。ゲームやデジタルテレビ向けなど巨 大マーケットに向けて, 大容量のダイナミックメモリと プロセッサをワンチップ上に一緒に集積したシステム LSIまで開発されている。例えば, 2チップ構成だとメモリ とプロセッサ間のデータのやり取りに多大な電力がかか っているものが, システムLSI化することで消費電力を1/4 にまで低減できた例などもある。このようにシステム LSIでは, 今まで多数のチップで作られていた電子システ ムをワンチップ化することにより数倍高性能にしたり, 低電力化したりできる。 しかし, システムLSIを実際に作ってみると, いくつかの 問題点も明らかになってきた。システムLSIの設計には, すでに設計検証の終わったIPと呼ばれる大きな回路ブロ ックの設計データを組み合わせて作り上げる方式がとら れる。数千万個に上るトランジスタを使ったシステムを 一から設計していては, とても開発期限に間に合わない からだ。そのため, システムLSIの成否には多数のIPが市 場に流通していることが重要であり, そのような流通市 場もいくつか誕生した。 ここで次のような場合を考えよう。性能や機能の観点 から, どうしてもA社製のプロセッサとB社製のメモリを ワンチップ化しシステムLSI化したいとする。これらの 回路ブロックがIPとして流通していれば, A社とB社から これらの回路ブロックの設計データを調達し, どこかの 半導体製造会社に持ち込んでシステムLSIを作ることが できる。ところが, A社がどうしてもプロセッサの設計デ ータを一般の市場には出さないとしよう。理由としては 自社で製造も行うことによって高付加価値の製品に仕上 げたいといったことが考えられる。するとA社とB社の製 品を使ったシステムLSIを作ることができなくなってし まう。今までは, A社とB社から独立にチップを購入して, プリント基板を使って高性能な電子システムが組めたも のが, システムLSIではA社とB社の組み合わせは不可能と なる。これでは所望の電子システムができない。 また, 本質的にワンチップ化できないものもシステム LSI化の障害となる。例えば, ガリウムヒ素という半導体 基板を使った高速なチップとシリコン基板のチップをワ ンチップ化するのは不可能だ。高性能なアナログチップ とデジタルチップをワンチップ化するのにも無理があ る。デジタル回路から出されるノイズが基板を伝わって アナログ部分に悪影響を及ぼし, 性能を低下させてしま うためである。特定プロセスに特化したメモリなども他 のIPとのワンチップ化は難しい。その他, システムLSIの 開発や検証には, 年単位の期間がかかったり, 億単位のコ ストがかかったりするといった問題もある。システム LSIではチップサイズが大きくなって歩留りが低下し, 価 格が跳ね上がるといった指摘もされている。 システムLSIの各種の問題の中でも一番の問題と思われ ているのが, 異種の技術の混載であろう。図3に示すよう に, DRAMやマイクロマシン混載, 各種の化学センサの混 載, ひいてはバイオ機能混載などでは, 多くのマスクが必 要となり, 非常に高い開発コストがかかる。DRAMを混 載したディープサブミクロン・チップのマスクセットは 数千万円のオーダであり, 通常の少量多品種プロジェク トが使えるものではない。みんなのLSIはどこにいって しまったのだろうか。FPGAと見る向きもあるが, セルベ ース・アプローチに比べて40倍の面積や電力オーバーヘ ッドを考えると, すべての電子システムがFPGAになると いうのは考えにくい。 混載のコストだけでなく, 混載プロセスの開発もネック になる。たとえ, どこかの会社がすべての混載を許すプ ロセス技術をある世代で実現したとしても, 1年単位で進 化する設計ルールに合わせてすべての混載プロセスを開 発し直すエンジニアリング・リソースはアサインしきれ ないだろう。 システムLSIがすべての電子システム構築の解ではなさ 100 [mm] 10 1 0.1 1,000 [mm2 /bit] 104 103 102 1,000 [mW] 100 10 1 1,000 [AU] 100 10 1 1,000 [GB/ sec] 100 10 1 1,000 [day] 100 10

Design Rule Power

@1GB/s WidthBand Area /LineCost Turn/AroundTime

Off-Chip On-Chip

Superconnect

図3 Superconnect

そうだとしても, 今さらプリント基板に多数のチップを 載せて電子システムを組むというのでは性能的に限界が ある。図4のようにオンチップ接続とオフチップ接続で は性能などに2, 3桁のギャップがあるためだ。このよう な問題を軽減するものとして, 前述のシステム・イン・パ ッケージという新しい三次元実装技術が注目されてきて いる。システム・イン・パッケージとは, 例えば, チップ をインターポーザと呼ばれる超薄型で小型な支持物に固 定し, これらを複数個組み合わせて, システムを1つのパッ ケージの中に入れてしまおうというものである。半導体 チップ以外にもコイルやコンデンサ, 水晶発振子なども ワンパッケージに収められる新しい三次元実装形態だ。 こうすることによって速度, 電力, 実装面積などを従来の プリント基板で作った電子システムより数倍改善するこ とができ, システムLSIにも匹敵する性能を実現できる場 合も多い。このような新しい実装技術ではスーパーコネ クト, すなわち10µm帯の配線技術が活躍する（図2参照）。 今年2月にサンフランシスコで行われた世界最大のLSI の学会であるISSCC（国際固体回路学会）で, 新しい実装 の流れに注目が集まった。東北大学の小柳先生のグルー プや米国大学からの発表が相次いだ。特に, 日本のベン チャーであるノース・コーポレーションは図2のように スーパーコネクトの技術が現実のものであることを示し て, ひと際の注目を集めた。信頼性のデータや低コスト 性まで示したからだ。 スーパーコネクトはGiga-Scale Integration（GSI）のいく つかの問題も解決してくれる。GSIでは消費電力が増加 する。これは半導体産業の指導原理である比例縮小則の 当然の帰結であり不可避である。また, 微細デバイスを 使うためにGSIでは電源電圧は低下する。消費電力が増 加し, 電源電圧が低下すると, 電源電流は極端に増加する。 数十アンペアから数百アンペアをチップに供給しなくて はならない時代はそこまで来ているのだ。このような大 電流世代では電源線の抵抗による電圧降下, すなわちIR ドロップの問題が顕在化する。この問題の解決には10µm 以上の厚い金属層が必要となる。スーパーコネクトが活 躍するゆえんである。この他にもスーパーコネクトは GSIの配線遅延の低減にも効果を発揮しそうだ。 システムLSIの流れは, もちろん滔滔としたものであろ う。しかし, システムLSIだけですべての電子システムを カバーできるわけではない。スーパーコネクトを利用し たシステム・イン・パッケージも電子システム構築に欠 かせないものになるだろう。ここでITRSという半導体関 連の国際ロードマップに記された1つの言葉が思い起こさ れる。すなわち,「これからの電子システムの差別化をす るのに, 実装やパッケージの重きがどんどん増している」 スーパーコネクトの課題についても触れておこう。一 時代前, マルチ・チップ・モジュールなるものが騒がれ た。多少使われはしたが, 結局, 羽ばたくまでには至らな かった。マルチ・チップ・モジュールが離陸しなかった 1つの大きな原因はKnown Good Die（KGD）の問題である。 複数のベア・チップを組み合わせてシステムを構築する ためには, 正しく動作することが確認されたチップ（KGD） を組み合わせる必要がある。しかし, チップにプローブ を当てるだけではなかなか使用するスピードでの高速テ ストができなかった。したがって, KGDを選別し確保す ることができなかった。この辺の事情とコスト高がマル チ・チップ・モジュールのつまずきの原因だった。この 辺に関して, システム・イン・パッケージは大丈夫なの か。前述したインターポーザを使ったアプローチでは, KGDの問題が解決できることが示されている。また, 低 コスト性にも目途がついたようだ。 システム・イン・パッケージの課題は他にもある。作 る立場からいえば, 10µm帯のスーパーコネクトを低コス トで高信頼に作る技術を確固たるものにする必要があ る。また, 設計の立場からすると, システム・イン・パッ ケージの設計ツールの確立が望まれる。三次元的に実装 する場合は放熱の問題もクリアする必要があるだろう。 夢をいえば, チップとインターポーザを10µmピッチで接 続できれば, まったく新しい世界を開くことも可能であ る。また, このような接続部分が着脱可能になれば, ほと んど革命といってもよいだろう。このような技術は, 電 子システムの作り方と性能, コストを大きく変える起爆 剤になる可能性を秘めている。 日本は半導体技術も実装技術も, 技術としては世界最先 端を走っている。しかし, 米国で設計しアジア諸国で製 造するといった水平分業型のビジネスモデルに対しての コスト競争力の低下から, ここ数年ビジネスとして米国 などに水をあけられる結果となってしまった。図5のよ うに日本の有する各種の技術分野を有機的に連携させ, 垂直連携的な色彩も加えながら半導体産業を再生するこ Logic SRAM Flash Memory Embeded DRAM CMOS RF FPGA MEMS FeRAM Chemical Sensors Electro-Optical Electro-Biological '98 '00 '02 '04 '06 '08 '10 '12 Year _ITRS'99 RF: Radio Frequency

FPGA: Field Programmable Gate Array MEMS: Micro Electro Mechanical Systems FeRAM: Ferroelectric RAM

＋0 ＋1∼2 ＋4∼5 ＋3∼5 ＋2∼10 ＋4∼5 ＋2∼6 ＋5∼8 ＋？ ＋4 ＋2 ＋0 ＋1∼2 ＋4∼5 ＋3∼5 ＋2∼10 ＋4∼5 ＋2∼6 ＋5∼8 ＋？ ＋4 ＋2 図4

とが, わが国の電子産業の将来の競争力をより確固たる ものにすると考えられる。システム・イン・パッケージ の設計は半導体チップの設計と密接な連携をとる必要が あり, したがって, 分野間の有機的な連携なくしては高性 能な最終製品に仕上がらないためである。つまり, 半導 体側と実装側のコデザイン（協調設計）が必須であり, 同 一地域で密接に連携をとる必然性が出てきたわけだ。 連携プレーにたけた日本各社がシステム・イン・パッ ケージを切り札に半導体と実装で共存共栄をはかる。そ の意味でスーパーコネクトは日本電子産業復活の救世主 になりうるのである。そのために, 現在最も欠けている のは, ビジョンを共有して真摯に技術交換できる「場」で あるような気がする。 システム設計 LSI設計 LSI製造 実装部分設計 製造 システム設計 LSI設計 LSI製造 実装部分設計 製造 U.S. U.S. 台湾など アジアなど ASIC, デジタル, SoC メモリ アナログ CPU SoC SiP 同 一 地 域 で 図5 水平分業と垂直連携

2001

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1

．はじめに

LSIの高性能化を妨げる要因として, 配線による信号遅 延やクロストークが大きくクローズアップされてきてい る。このような配線絡みの問題を解決するために, 低抵 抗のCu配線や低誘電率の層間絶縁膜の検討が精力的に行 われている。しかし, これらの技術が使えるようになっ ても配線起因の問題は先送りはされるが, 完全に解決さ れるわけではない。そのため, これらと違ったアプロー チで配線問題に対処することを考えていくことも必要と なってくる。配線の問題はパッケージやボードではさら に深刻になってくる。したがって, 配線の問題はグロー バルインテグレーションという観点からチップ, パッケ ージ, ボードまで含めて一体で考えていく必要がある｡そ のような意味で, LSI技術とパッケージ・実装技術の融合 が今後非常に重要となってくる。ここで述べるウェーハ 張り合わせによる三次元集積化技術はこのような融合技 術の一例である。

2

．三次元集積化技術の開発

我々が開発したウェーハ張り合わせによる三次元集積 化技術を用いて作製しようとしている三次元積層集積回 路の断面構造を図1に示す。製作方法の一例を図2に示 す1）, 2）_{。ウェーハ張り合わせは集積回路がすでに作り付} けられている完成したウェーハを用いて行う。図2に示 した製作方法では, ウェーハの張り合わせを行う前に, 張 り合わされる方の集積回路ウェーハにあらかじめ埋め込 み配線が形成されている。この埋め込み配線は, シリコ ン基板に深溝（トレンチ）を形成し溝内を酸化した後, 不 純物をドープした多結晶シリコンを埋め込むことによっ て形成する。埋め込み配線が形成された集積回路ウェー ハは, その後研磨によって埋め込み配線の底部が露出す るまで薄くされ, 露出した埋め込み配線の部分にAu/Inや Inのマイクロバンプが形成される。マイクロバンプはリ フトオフ法を用いて形成する。マイクロバンプを形成し た後, 位置合わせを行って下地となる集積回路ウェーハ

KEY WORDS

ウェーハの積層化：Wafer Stacking 三次元集積回路：Three-Dimensional LSI 埋め込み配線：Buried Interconnection マイクロバンプ：Microbump ウェーハ薄層化：Wafer Thinning

三次元ウェーハアライナー：Three-Dimensional Wafer Aligner 三次元コンピュータチップ：Three-Dimensional Computer Chip 三次元共有メモリ：Three-Dimensional Shared Memory

三次元積層型画像処理チップ：Three-Dimensionally Stacked Image Processing Chip

三次元積層型人工網膜チップ：Three-Dimensionally Stacked Artificial Retina Chip

ウェーハの積層

東北大学

, *

科学技術振興事業団

小柳 光正

,

栗野 浩之

,

李 康旭

*

0 3

新たなエレクトロニクス産業を切り開く

パッケージ実装技術

Si Si Si Si Substrate MOSFET MOSFET MOSFET MOSFET N＋ N＋ P＋ P＋ P＋ P＋ N＋ P＋ P＋ N＋ N＋ N＋ Micro-Bump Adhesive Layer Buried Interconnection SiO2 SiO2 AL AL AL AL 図1 三次元集積回路断面構造

に張り合わせる。この工程を繰り返すことによって集積 回路を多層に積層して三次元化する。層間の電気的導通 は埋め込み配線とマイクロバンプを介して行う。以上の 工程からわかるように, 図1に示すような三次元積層集積 回路を実現するためには, 次の5つの基本プロセス技術を 新たに開発しなければならない。 1）埋め込み配線のための深溝（トレンチ）形成 2）研磨によるウェーハの薄層化 3）マイクロバンプの形成 4）ウェーハの位置合わせ 5）ウェーハの接着張り合わせ 以下に, これらの基本プロセスについて簡単に触れる。 2.1 埋め込み配線形成とウェーハ薄層化技術 基板となる通常の集積回路ウェーハ上に張り付ける集 積回路ウェーハの厚さは数十nmから数十µmまでいろい ろな場合を考えているが, 今回は数十µmの厚さの集積回 路ウェーハを張り合わせる場合の例を示す。したがって, 埋め込み配線の長さも数十µmとなる。このような埋め込 み配線を形成するために, 一辺が2∼3µmで深さが数十µm の深溝をシリコン基板に形成することを試みた3）_。深溝 形成には誘導結合型プラズマエッチング（Inductive Coupling Plasma - ICP）を用いた。深さ55µmの深溝を形成 した後, 溝内を酸化し, そこに低抵抗の多結晶シリコン （0.4mΩ·cm）を埋め込んで平坦化することによって形成し た埋め込み配線のSEM断面観察写真を図3に示す。この 方法を用いることによって良好な埋め込み配線が形成で きることがわかる。この例では埋め込み配線材料として 低抵抗の多結晶シリコンを用いているが, 究極的にはタ ングステンや銅などの金属を用いることを考えている。 すでに, 直径1µm, 深さ50µmの深溝にタングステンを均一 に埋め込むことにも成功している。埋め込み配線形成後 はウェーハを裏面から研磨してウェーハを薄層化し, 埋め 込み配線の底を露出させる必要がある。我々は, 化学的機 械研磨（Chemical Mechanical Polishing - CMP）によりウェー ハを均一に薄層化し, 埋め込み配線の底を露出させる条件 を見出している。ウェーハを30µmまで薄くした時の厚さ のばらつきは6インチウェーハで±0.5µmである。 2.2 ウェーハ位置合わせと接着技術 我々の提案するウェーハ張り合わせによる三次元集積 化技術では上下のウェーハを精度良く位置合わせした後, それらを均一に接触させる工程が特に重要となる。その ため, 専用のウェーハ位置合わせ装置を新たに開発して いる。この位置合わせ装置では位置合わせのための光源 としてシリコンウェーハを透過できる赤外光を用いてい る。位置合わせの際のウェーハ・ステージの移動はピエ ゾアクチュエータによって精密に制御している。精度は, x, y, z方向とも50nmである。位置合わせが終わった後, 上 下のウェーハを接触させる必要があるが, この場合ウェ ーハ同士を接触させる直前までウェーハ間の間隙が常に 一様になるようにウェーハ同士を近づける必要がある。 そのために, 装置にはギャップセンサが組み込まれ, ウェ ーハ間隙が一様になるようになっている。ウェーハ同士 を接触させた後は上下のマイクロバンプ間の接触を強固 にするために, ウェーハに力を加える必要がある。この 場合も, ウェーハに均一に力が加わるようにロードセル によって力をモニターしながら制御している。このウェ ーハ位置合わせ装置を用いて位置合わせを行った時の赤 外線写真を図4に示す。上下のウェーハが精度良く位置 合わせされていることがわかる。ウェーハ接着に関して

Process Flow for 3D Integration

Si MOSFET Grinding and Bump Formation Alignment and Gluing Buried Interconnection Quartz Glass Micro-Bump 3D LSI 2D LSI 図2 三次元集積回路の製作工程 （b）poly-Si埋め込み後 （a）poly-Si埋め込み前 図3 埋め込み配線のSEM断面観察写真 Upper wafer Lower wafer （after Alignment） （before Alignment） 図4 位置合わせ前後の上下ウェーハの赤外顕微鏡写真

は, 液体接着剤注入法を新たに開発した4）_{。この方法では,} 上下のウェーハの位置合わせを行ってマイクロバンプ同 士を接触させて, これによって仮接着を行った後, マイク ロバンプのない領域のウェーハ間隙に真空中で液体接着 剤を注入する。この方法を用いて接着させたウェーハの SEM断面観察写真を図5に示す。約2µmのウェーハ間隙 に均一に接着剤が注入されている様子がわかる。このよ うにして張り合わせを行った後のマイクロバンプ一個あ たりの接触抵抗は約0.1Ωと十分小さい。

3

．三次元集積化技術を用いた新しい集

積システム

以上に述べたようなウェーハ張り合わせによる三次元 集積化技術を用いるとこれまでにないような新しい集積 回路や集積システムが実現できる。我々はこのような新 しい集積システムとして, 図6, 図7, 図8に示すような三次 元並列プロセッサシステム, 三次元共有メモリ, 三次元積 層型画像処理チップ等を提案している5）- 7）_{。図6の三次元} 並列プロセッサシステムでは, プロセッサチップの上に キャッシュメモリとなるSRAMチップとメインメモリと なるDRAMチップを層状に積み重ね, 三次元プロセッサ エレメント（3D-PE）を形成している。プロセッサ層と各 メモリ層は多数の短い垂直方向配線で接続されているの でバスボトルネックを解消でき, これまでにないような 超高性能のプロセッサエレメントを実現できる。プロセ ッサ直近にたくさんのメモリを配置できるので新しいメ モリベースプロセッサを実現することも可能となる。図 7の三次元共有メモリでは, DRAMやSRAMなどのメモリ を多層に積層して, その間をブロードキャストバスとし て働く多数の垂直方向配線で接続している。このように することにより, バスボトルネックが生じない超高性能 Polymide

Insulating epoxy adhesive

10 µm×10 µm 5 µm×5 µm In/Au bump Upper Si Substrate Lower Si Substrate 2 µm 図5 接着剤注入後のSEM断面観察写真 DRAM DRAM DRAM SRAM Micro Processor 3D ASIC 3D ASIC 3D MLM 3D MLM 図6 三次元並列プロセッサシステム Layer 1 Layer 2 Layer 3 PE1 PE2 PE3 PE4 PE5 PE6 Broadcast Bus Broadcast Bus Broadcast Bus Memory Cell Array 1 Memory Cell Array 2 Memory Cell Array 3 Memory Cell Array 4 Memory Cell Array 5 Memory Cell Array 6 Sense Amp 1 Sense Amp 3 Sense Amp 5 Sense Amp 2 Sense Amp 4 Sense Amp 6 図7 三次元共有メモリ Image Sensor Array Amplifier & ADC Data Latch & Masking Processor Array & Output Circuit

ADC ADC

ADC

図8

の共有メモリ結合型並列計算機を実現できる。また, 図8 の三次元積層型画像処理チップでは, イメージセンサ, 増 幅器, アナログ／ディジタル・コンバータ, データラッ チ・レジスタ, プロセッサなどをそれぞれアレイ状に配 置した層を多層に積層化した構造をもっている。画像デ ータの処理は各ピクセルごとに行われ, 上層から下層へ と処理されたデータが流れていく。このようなデータ処 理は全ピクセルで同時並列的に行われる。1ピクセルに 相当する領域内に, イメージセンサ, 増幅器, アナログ／デ ィジタル・コンバータ, データラッチ・レジスタ, プロセ ッサなどの画像処理に必要なすべての回路を収容しきれ ない場合には, 並列度が少し低下するが, 数ピクセルをま とめて1つの処理ユニットとし, このユニット領域にこれ らを収めることもできる。画像処理や視覚情報処理用と しては, この三次元積層型画像処理チップ以外に, 三次元 積層型の人工網膜チップも提案している8）_。 以上の三次元積層型チップに関しては, テストチップを 作製してその基本動作を確認済みであるが, ここではそ のうち, 三次元共有メモリと三次元積層型画像処理チッ Memory Layer 1 Memory Layer 2 Buried Interconnection

In-Au Bump _{Memory Layer 3}

図9

三次元共有メモリSEM断面観察写真

"H" Broadcast

"H" Write "L" Write "H" Write

"H" Broadcast "L" Broadcast time（5 us/div） 3rd Layer Sense Amp.（V） 2nd Layer Sense Amp.（V） 1st Layer Sense Amp.（V） 5 0 5 0 5 0 WE Data Precharge Broadcast 図10 三次元共有メモリ動作波形

Quartz Glass

Photodiode

N

＋

P-Sub

Drain

Gate

NMOSFET

Source

Buried

interconnection

NMOSFET

Buried Interconnections

Epoxy adhesive

In-An Bump

Photorecepter layer

CMOS circuit layer

Photodiode

NMOSFET

図11

プの試作結果を簡単に紹介しておく。図9は試作した三 次元共有メモリのSEM断面観察写真である9）_{。3層からな} るメモリ層が垂直方向の埋め込み配線で接続されている 様子がわかる。このメモリのブロードキャスト動作に対 する動作波形を図10に示す。ブロードキャスト動作は各 メモリ層に設けられたセンスアンプを介して行われるが, 図から, 1層目に書き込まれたデータが2層目, 3層目へと正 しく転送されていることがわかる。図11は試作した三次 元積層型画像処理チップのSEM断面観察写真である10）_。 このチップは支持基板となる石英ガラスとフォトダイオ ードを形成したイメージセンサ層および信号処理回路を 形成したセンサ回路層の3層構造から成る。図から, イメ ージセンサ層のフォトダイオードとセンサ回路層のMOS トランジスタが垂直方向の埋め込み配線で接続されてい る様子がわかる。埋め込み配線を介して測定したセンサ 回路からの出力信号電圧を図12に示す。図12では出力電 圧を入力光信号強度の関数として示してある。図から, 良好な光応答特性をもつ三次元構造の画像処理テストチ ップが実現されていることがわかる。

4

．まとめ

LSI技術と実装技術を融合した新しいシステム集積化技 術であるウェーハ張り合わせによる三次元集積化技術の 研究開発状況を紹介した。また, ウェーハ張り合わせに よる集積化技術を用いた新しい集積システムの試作例と して三次元共有メモリと三次元積層型画像処理チップを 紹介した。 謝辞 ウェーハ張り合わせによる三次元集積化技術の開発で 協力頂いた東北大学大学院工学研究科の稲村清技官, 中 村共則君, 山田裕介君および東北大学ベンチャー・ビジ ネス・ラボラトリーのスタッフ一同に感謝致します。こ の研究は東北大学ベンチャー・ビジネス・ラボラトリー の施設を用いて行ったものである。 参考文献

1）T. Matsumoto, M. Koyanagi et al.: Ext. Abstr. Intern. Conf. on Solid State Devices and Materials, pp.1073-1074 （1995）.

2）M. Koyanagi: Proc. IEEE Intern. Workshop on Chip Package Co-Design, pp.96-103（1998）.

3）K. W. Lee, M. Koyanagi et al.: Ext. Abstr. Intern. Conf. On Solid State Devices and Materials, pp.424-425（2000）. 4）T. Matsumoto, M. Koyanagi et al.: Ext. Abstr. Intern.

Conf. On Solid State Devices and Materials, pp.460-461 （1997）.

5）M. Koyanagi et al.: IEEE MICRO, pp.17-22（1998）. 6）K. Hirano, M. Koyanagi et al.: Ext. Abstr. Intern. Conf. on

Solid State Devices and Materials, pp.824-826（1996）. 7）M. Koyanagi: Ext. Abstr. Intern. Conf. on Solid State

Devices and Materials, pp.422-423（2000）.

8）M. Koyanagi et al.: Dig. Tech. Papers, ISSCC, pp.270-271 （2001）.

9）K. W. Lee, M. Koyanagi et al.: Tech. Dig. IEDM, pp.165-168（2000）.

10）H. Kurino, M. Koyanagi et al.: Tech. Dig. IEDM, pp.879-882（1999）. 10−4 10−5 10−6 104 ₁₀5 ₁₀6 101 ₁₀2 ₁₀3 10−7 0.6 0.4 0.2 0 −0.2 −0.4 −0.6 Light Intensity（lx） Light Current （ A ） 図12 三次元積層型画像処理チップの入出力特性

1

．作業環境測定の実際

半導体製造工程（クリーンルーム）における作業環境測定について, 留意 点と測定事例などについて以下に述べる。 1.1 労働安全衛生法に基づく測定 有害物質を取り扱う屋内作業場においては, 労働安全衛生法の規定によ り作業環境測定が義務づけられている。半導体製造工程（クリーンルーム） では数々の化学物質が使用されており, 法令により指定された一部の物質 については, 労働者の健康を保持するために法定の作業環境測定を実施し なければならない。 作業環境測定を行うべき作業場所については表1に示す。これらの物質 の中で半導体製造工程（クリーンルーム）では, 特定化学物質等（フッ化水 素, 塩素など）と有機溶剤（アセトン, メタノールなど）が代表的であるが, これらの物質の測定の実施に当たっては, 当該物質ごとに定められた有資 格者（作業環境測定士または作業環境測定機関）により厚生労働省令（作業 環境測定基準）に定められた方法にて測定を実施しなければならない。特

クリーンルームの作業環境管理と

排出ガス管理（1）

習和産業

津上 昌平

表1 作業環境測定を行うべき場所と測定の種類など 作業環境測定を行うべき作業場 測定 作業場の種類 （労働安全衛生法施行令第21条） 関連規則 測定の種類 測定回数 記録の 保存年 ① 土石, 岩石, 鉱物, 金属または炭素の 粉じんを著しく発散する屋内作業場 空気中の粉じん濃度および粉 じん中の遊離けい酸含有率 粉じん則26条 6月以内 ごとに1回 7 2 暑熱, 寒冷または多湿の屋内作業場 安衛則607条 気温, 湿度およびふく射熱 半月以内 ごとに1回 3 3 著しい騒音を発する屋内作業場 イ 炭酸ガスが停滞する 作業場 等価騒音レベル 安衛則590条 安衛則591条 6月以内 ごとに1回 3 ⑧ 一定の鉛業務を行う屋内作業場 鉛則52条 空気中の鉛の濃度 1月以内 ごとに1回 3 ⑩ 第1種有機溶剤または第2種有機溶 剤を製造し, または取り扱う業務を 行う屋内作業場 当該有機溶剤の濃度 有機則28条 6月以内 ごとに1回 3 5 中央管理方式の空気調和設備を設 けている建築物の室で, 事務用の用 に供されるもの 一 酸 化 炭 素 お よ び 炭 酸 ガ ス の 含有率, 室温および外気温, 相 対湿度 事務所則7条 2月以内 ごとに1回 3 9 酸素欠乏危険場所において作業を 行う場合の当該作業場 第1類酸素欠乏危険作業に係る 作業場にあっては, 空気中の酸 素の濃度 第2類酸素欠乏危険作業に係る 作業場にあっては, 空気中の酸 素および硫化水素の濃度 酸欠則3条 作業開始 前ごと 3 ⑦ 特定科学物質など（第1類物質また は第2類物質）を製造し, または取 り扱う屋内作業場など 第1類物質または第2類物質の 空気中の濃度 特化則36条 6月以内 ごとに1回 3 （30） 4 安衛則592条 炭酸ガス濃度 1月以内 ごとに1回 3 ロ 28℃を越える作業場 安衛則612条 気温 ハ 通気設備のある作業場 安衛則603条 通気量 半月以内 ごとに1回 3 坑 内 の 作 業 場 イ 放射線業務を行う管 理区域 ロ 放射性物質を取り扱 う作業場 ハ 坑内の核原料物質の掘 採業務を行う作業場 6 電離則54条 外部放射線による線量当量率 1月以内 ごとに1回 5 空気中の放射性物質の濃度 電離則55条 1月以内 ごとに1回 5 放 射 線 業 務 を 行 う 作 業 場 注）表中の○印は作業環境測定士または作業環境測定機関により測定を実施しなければならない。

定化学物質等および有機溶剤の一覧について表2および表3に示す。 1.2 作業環境測定の実際 ある作業場所において取り扱う物質の発生状況, および作業工程により 測定を実施するエリア（単位作業場所）を設定して測定・評価を行う。測定 には作業場所全体を評価するA測定と最大暴露と予想される位置でのB測定 を実施し総合的な評価を実施する。 また, 測定した結果により管理区分を決定し, 必要な措置を講じなければ ならない。これらの内容については図1および図2に示す。 有害物質などを製造, 試験, 研究などで使用する場合において測定した報 告書の一例を図3-1∼図3-7に示す。これらの書式は厚生労働省による統一 されたフォーマット（モデル様式）により記録され, 必要な年数保管しなけ ればならない（3∼30年）。 測定結果の評価は, 厚生労働省で定める作業環境評価基準により行うが, 管理濃度が定められていない物質の濃度を測定した場合は, 日本産業衛生 学会やアメリカのACGIHなどで提案された許容濃度を用いて評価を実施す る。許容濃度については, 労働衛生学的な知見により随時見直しが行われ るので, 最新のものを使用する。 通常半導体製造工程のクリーンルーム内での測定においては, 有害物質 の発生源である, ドラフトチャンバ, 洗浄装置, エッチング装置などはほと んど密閉化されており, 作業場において有害物が気中濃度として検出され ることは一般的に少ない。ただし全体換気装置と空調システムにより, 建 屋内全体に空気が循環しているため, 何らかのアクシデントにより有害物 が漏洩, 拡散した場合には, 当該物質が思わぬ場所で検出される場合もある ので十分に注意する。特に薬液の交換, 補充, 装置の洗浄, メンテナンス時 など, 瞬間的に比較的高濃度の室内空気の汚染を引き起こす可能性がある ので, 決められた作業方法により的確に作業を実施する。また, クリーンル ームの設計時および日常の作業状態での空気環境の質（供給される空気を 含めて）について把握しておくことが, 作業環境管理を行う上で重要なポイ ントである。 1.3 その他の環境測定 労働安全衛生法に基づく作業環境測定については上述したが, より快適 表2 特定化学物質等 区分 物質名 第一類 （測定義務付けあり） 第二類 （測定義務付けあり） 第三類 （測定義務付けなし） ジクロルベンジジン, アルファーナフチルアミン, 塩素化ビフェニル（PCB）, オルト−トリジン, ジ アニンジン, ベリリウム, ベンゾトリクロリド アンモニア, 一酸化炭素, 塩化水素, 硝酸, ホスゲ ン, 二酸化硫黄, フェノール, ホルムアルデヒド, 硫酸 アクリルアミド, アクリロニトリル, アルキル水 銀, 石綿, エチレンイミン, 塩化ビニル, 塩素, クロ ム酸オーラミン, オルト−フタロジニトリル, カ ドミウム, クロルメチルメチルエーテル, 五酸化 バナジウム, コールタール, 三酸化ヒ素, シアン化 カリウム, シアン化水素, シアン化ナトリウム, 臭 化メチル, 重クロム酸, 水銀, トリレンジイソシア ネート, 3,3-ジクロロ-4,4-ジアミノジフェニルメ タン, ニッケルカルボニル, ニトログリコール, フ ッ化水素, パラ−ニトロクロルベンゼン, ベンゼ ン, マゼンダ, パラ−ジメチル−アミノアゾベン ゼン, ベータープロピオラクトン, ペンタクロル フェノール, マンガン, ヨウ化メチル, 硫化水素, 硫酸ジメチル ・太字の物質は, 半導体製造工程で関連のある成分を示す。 表3 有機溶剤 区分 物質名 第一類有機溶剤 （測定義務付けあり） 第二類有機溶剤 （測定義務付けあり） 第三類有機溶剤 （測定義務付けなし） クロロホルム, 四塩化炭素, ジクロルエタン, 1,2-ジクロルエチレン, トリクロルエチレン, 1,1,2,2,-テ トラクロルエタン, 二硫化炭素 ガソリン, コールタールナフサ, 石油エーテル, 石 油ナフサ, 石油ベンジン, テレビン油, ミネラルス ピリット アセトン, イソブチルアルコール, エチルエーテ ル, イロプロピルアルコール, イソペンチルアル コール, エチレングリコールモノエチルエーテル, エチレングリコールモノブチルエーテルアセテ ート, エチレングリコールモノブチルエーテル, エ チレングリコールモノメチルエーテル, キシレン, オルト−ジクロロベンゼン, クレゾール, クロルベ ンゼン, 酢酸イソブチル, 酢酸イソプロピル, 酢酸 ブチル, 酢酸プロピル, 酢酸ペンチル, 酢酸イソペ ンチル, 酢酸メチル, シクロヘキサノン, シクロヘ キサノール, 1,4-ジオキサン, メタノール, N,N-ジ メチルホルムアルデヒド, スチレン, トルエン, テ トラクロルエチレン, テトラヒドロフラン, 1,1,1-トリクロロエタン, ノルマルヘキサン, 1-ブタノー ル, 2-ブタノール, メチルエチルケトン, メチルイ ソブチルケトン, メチルシクロヘキサノール, メチ ルシクロヘキサノン, メチルブチルケトン ・太字の物質は, 半導体製造工程で関連のある成分を示す。 管理区分の 決定 設定手順の 決定 単位作業場所 の設定 測定条件 の設定 測定点 の設定 測定日の設定 A測定 B測定 幾何平均値 幾何標準偏差 の計算 第1評価値 第2評価値 の計算 図1 作業環境測定の実施から評価への流れ 点検の実施 点検の実施 改善措置 効果確認測定 改善措置 （努力） 有効な呼吸用保護具の着用（応急措置） 測定 評価 第1管理区分 作業環境管理が 適切であると 判断される状態 2年以上継続した後, 所轄労働基準監督署の 認可により, 簡易測定 が可能 第2管理区分 作業環境管理に なお改善の余地が あると判断される 状態 第3管理区分 作業環境管理に 適切でないと 判断される状態 図2 作業環境測定結果の評価に基づいて行う事業者の措置

図3-1 作業環境測定結果報告書の例 図3-2 作業環境測定結果報告書の例 図3-3 作業環境測定結果報告書の例 図3-4 作業環境測定結果報告書の例

な職場環境を形成するために広い意味での環境測定として, 以下の項目・ 物質についても必要に応じて測定を実施する。 ・騒音レベル ・照度 ・温熱条件（温度, 湿度, 輻射熱） ・空気環境（二酸化炭素, 一酸化炭素, 浮遊粉じん, 気流など） ・その他の有害物質（特殊高圧ガスなど） これらの項目・物質については労働安全衛生法以外の法令によって規制 されている場合や, 業界での各種ガイドライン, 指針などにて許容限度が一 部規定されている場合もある。いずれにしても事業者側の自主的な判断に より測定・評価を実施することとなるが, 取り扱う物質だけでなく二次的 に発生する項目・物質についても十分注意する。 新しい作業工程や新規の化学物質を導入する際には, MSDS（商品安全デ ータシート）などの活用により, 取扱い物質について十分な情報を得ること が望ましい。また, 以下に述べる排気ガスの管理とも密接に関連するので, 有害物質の発生状況や排気設備（除外設備）の構造, 保守管理を含めて十分 に把握しておく必要がある。 これらの手法はISO14001（環境マネージメントシステム）の構築・運用 とも関連しており, 事業者における一貫した環境管理の手段としても重要 な要素である。 （次号につづく） 図3-5 作業環境測定結果報告書の例 図3-6 作業環境測定結果報告書の例 図3-7 作業環境測定結果報告書の例