IoT 時代のアナログ/ミクストシグナル回路テスト技術

IEEJ Transactions on Electronics, Information and Systems C Vol.141 No.1 pp.1-12 DOI: 10.1541/ieejeiss.141.1

IoT 時代のアナログ/ミクストシグナル回路テスト技術

正 員 小林 春夫^＊

^a)

非会員 築地 伸和^＊

Testing Technologies for Analog/Mixed-Signal Circuits in IoT Era

Haruo Kobayashi ^＊a) , Member, Anna Kuwana ^＊ , Member, Jianglin Wei ^＊ , Non-member, Nobukazu Tsukiji ^＊ , Non-member, Yujie Zhao ^＊ , Non-member

（

2020

3

18

2020

6

21

This paper reviews production testing issues for analog and mixed-signal SoC in IoT era for analog circuit designers, and also introduces research examples including authors’ group research results in this area. Notice that production testing and measurement/characterization for ICs are similar but different, and this paper introduces the former. For IoT systems and automotive applications, analog and mixed-signal circuit testing is very important to realize their reliability at low cost, and there are a lot of technology challenges. Their overview including future technology challenges is described.

キーワード：アナログ回路テスト技術，ミクストシグナル回路テスト技術，テスト容易化設計，組み込み自己テスト，テスト 容易化チップ外回路

Keywords

analog circuit test, mixed-signal circuit test, design-for-test, built-in self-test, built-out self-test

1.

この論文では電子回路設計者のために量産時のアナログ/

ミクストシグナル回路試験技術を筆者らの研究事例も交え ながらレビューする。車載アプリケーション，高信頼・低 コスト

IoT

SoC

2.

^{(1) ～ (6)}

〈

2

1

IC

車載用

IC

ppb

parts

per billion

ンによっては適正テスト品質をできるだけ低コストで実現 するということに力点が置かれることもある。時には「設 計保証」と称してテストしない回路もある。不良

IC

逆に良品

IC

〈

2

2

Automatic Test Equipment: ATE

BIST/BOST

ATE

IC

BIST

Built-In Self-Test

BOST

Built-Out Self-Test

a) Correspondence to: Haruo Kobayashi. E-mail: koba@gunma-u.

ac.jp

＊ 群馬大学

〒

376-8515

1-5-1 Gunma University

1-5-1, Tenjin-cho, Kiryu, Gunma 376-8515, Japan

解 説

し，

ATE

〈

2

3

IC

IC

IC

3%

5%

100

1

（

measurement, characterization

例えば電子計測用

AD

ADC

〈

2

4

テストの際にトリミング・校正を行うことも多い。

〈

2

5

scan path

BIST

⁽⁷⁾

DFT/BIST

BOST

DFT

Design for Testability

アナログテスト技術は一般化が難しく個別対応しなけれ ばならない。アナログ回路

⁽¹⁾⁽²⁾

⁽¹⁾⁽²⁾

RF

⁽⁸⁾⁽⁹⁾

⁽¹⁰⁾

回路

^(11)(12)

MEMS ⁽¹³⁾

⁽¹⁴⁾

く異なる。アナログ回路でも回路毎にテスト技術は異なる。

さらに同じ回路でも性能指標毎にテスト技術は異なる。例え ば

ADC

図

1

1 (a)

SoC

DAC

ADC

DAC

ADC

1 (b)

SoC

〈

2

6

Catastrophic fault

Parametric

fault

RF

Alternate Test

⁽⁸⁾

RF

EVM

（

Error Vector Magnitude

^(3)(8)(9)

〈

2

7

^{(15) ～ (18)}

アナログ故障モデル，故障検出率，故障シミュレーショ ンが車載用の要求から強い関心がもたれている

⁽¹⁹⁾

EDA

IEEE

IEEE P2427

⁽²⁰⁾

最近の先端

SoC

(a)

(b)

図

1

(a) SoC

DAC, ADC

ADC

DAC

(b)

受信回路の両方を持ち送受信で使用周波数が同じ場合。送信 回路からの信号を同一チップ内の受信回路が直接受信し，

正しく送受信ができたかをテストする。

Fig. 1. Loopback test configurations. (a) ADC/DAC loopback.

For ADC testing, the DAC is used for its test signal generation.

(b) Wireless communication transceiver loopback. The signal from the transmitter is directly received with the receiver circuit on the same chip and the DSP judges whether the correct communication is done or not.

ADC Low-pass

filter

DAC Low-pass

filter PGA

Digital

Loopback Analog

Loopback

Symmetric circuits can use loopback test.

PGA

Signal Source

Spectrum Analyzer

LNA Filter Filter ADC

LOrx DSP

PA Filter Filter DAC

Transmitter LOtx Receiver

Digital Processor Transceiver Test with Instruments

LNA Filter Filter ADC

LOrx DSP

PA Filter Filter DAC

Transmitter LOtx Receiver

Digital Processor Transceiver Test with Loopback

Loopback

なっているが，アナログ回路部でもその問題が顕在化して おり，対応策が研究開発されている

^(21)(22)

〈

2

8

BIST

BOST 筆者ら

BIST

Built-In Self-Test

BIST

BIST

BIST

「半導体試験でのジレンマ」がある。

BOST

Built-Out Self-Test

BOST

〈

2

9

BIST/DFT

グ回路の

BIST/DFT

なものがある。

-

ΔΣ

⁽²³⁾

-

⁽²⁴⁾

-

^(25)(26)

-

ンプ等のテスト時）

⁽²⁷⁾

2

これらの際に現代制御理論で使われている“可制御性”，

“可観測性”はテスト技術でも有用な概念である。

〈

2

10

IC

⁽²⁸⁾

3

⁽²⁹⁾

〈

2

11

4

PAD

⁽³⁰⁾

〈

2

12

ADC

f s

f in

5 (b)

⁽¹⁾

「

f s / f in = M/N. M

N

観測サンプリング

N

M

図

2

Fig. 2. Oscillation-based analog filter configuration.

図

3

Fig. 3. Operational amplifier with negative feedback configuration.

Parametric failures tend to be hidden during test.

図

4

PAD

Fig. 4. On-wafer test. Failures can be detected before packaging, but PADs may be damaged if there are no cares.

Filter

Vin Vout Counter

－

＋ R1 R2

Vin Vout

Die Pad

Probe Signal Source

Measurement System

(a)

(b)

図

5 ADC

Fig. 5. ADC system configuration. (a) Incoherent sampling.

(b) Coherent sampling.

Signal

Generator ADC

Pulse Generator

Logic Analyzer Analog Input

Vin

Digital Output Dout Sampling Clock Clk

Signal

Generator ADC

Pulse Generator Signal

Generator

Logic Analyzer Analog Input

Vin

Digital Output Dout

Pulse Generator

Sampling Clock Clk

Reference Clock

Refclk

力も繰り返し信号になるので等価時間サンプリング技術が 使用でき，サンプリング周波数よりもはるかに高周波数の 入力信号を測定できる。等価時間サンプリング回路ではコ ヒーレントサンプリング，シーケンシャルサンプリング，

ランダムサンプリングの

3

（図

6

^{(31) ～ (34)}

等価時間サンプリング技術ではランダムサンプリングを 用いると波形抜け現象が生じるが，サンプリング周波数と 入力周波数が黄金比の関係にある“黄金比サンプリング”

の場合は波形抜け現象がなくなることが示されている

⁽³¹⁾

〈

2

13

（

Adaptive Test

テスト時間が必要）のではなく，途中までのテスト結果に 応じてその後のテスト項目を調整し（いくつかのテスト項 目を省略し）テスト時間を短くする技術である。この技術 のアナログ・ミクストシグナル回路への適用も学会レベル で論文発表されている

⁽³⁵⁾

3.

この章では筆者らの研究室で関わったものを交えながら

具体的なアナログ回路テスト技術を紹介する。

〈

3

1

NULL

NULL

⁽³⁶⁾

また，オペアンプの

μV

試験を

DC-AC

を検討した（図

7

⁽³⁷⁾

PSRR, CMRR,

8

⁽³⁸⁾

〈

3

2

ADC

ADC

しかしそのテスト時にはアナログ入力信号が既知であるの

(a)

(b)

(c)

図

6

Fig. 6. Equivalent-time sampling principles. (a) Coherent sampling and waveform reconstruction. (b) Sequential Sampling.

(c) Random sampling.

Periodic Wave Sampling

Clock

Reconstructed Waveform

No Pre-Trigger Function Vin Trigger

Δt 2Δt 3Δt 4Δt

Time Trigger

Trigger Vin

Δt

Δt

Δt

Δt

Sampling Clock Time Asynchronous to Input Waveform Vin

Pre-Trigger Function

Measure Δt

, Δt

, Δt

, … Trigger

図

7 DC-AC

微小オフセット電圧測定

Fig. 7. Minute offset voltage measurement of an operational amplifier DC-AC conversion.

図

8

DUT

を増幅することで

DUT

Fig. 8. Operational amplifier open-loop characteristics measurement with summing node method. The minus input voltage of the DUT with the closed-loop configuration is amplified and the DUT open-loop characteristics can be measured.

Rs

＋

－

AC Amplifier

～×100 16bit

ADC FFT

Vin DC

Rd

Rs=Rd Rd Rd DC Source Resister

CMOS Sw

Dummy Sw Differential

Amplifier (×100)

Total Gain×10,000

Sampling Clock (100 ksps)

DC-AC Conversion Clock (1 kHz)

Vout2

Vout1 LF356

DUT +15V

＋

－

＋

－ R

R

－15V 0.1μ 10k

10k 1k

1k

+Vs

－Vs AD8571 SG

Vin

でデジタル出力値がある程度予想ができる。そこで前半の 逐次比較近似のステップを省略することでテスト時間を短 縮できるテスト容易化技術（

Design-For-Test: DFT

ADC

⁽³⁹⁾

中速サンプリング・高分解である逐次比較近似

ADC

ADC

〈

3

3

ΔΣADC

ΔΣADC

9

⁽⁴⁰⁾

ΔΣADC

ΔΣAD

一方アナログ部の

ΔΣAD

1

FFT

高調波パワーから多項式の各係数値，すなわち積分非線形 性を推定する。

24bit 7 sps ΔΣADC

1

4

111

（テスト時間

= 2 ²⁴ ×(1/7)×4[

]

30

程度にテスト時間が激減でき，

30

1

〈

3

4

ADC

ADC

FFT

^(1)(3)(41)

ADC

ング（図

5 (a)

公開されており，知見の技術的蓄積は大きい

⁽⁴²⁾

コヒーレントサンプリングに比べてテスト精度が劣化し てしまうため，カーブフィッテングも用いられている（図

10

インコヒーレントの場合は，産業的には文献

(43)

FFT

1

また狭帯域信号に対する通信用

ADC

2

f 1 , f 2

2

3

2

3

2f 1 -f 2 , 2f 2 -f 1

11

1

⁽⁴⁴⁾

正弦波入力，マルチトーン信号入力に対するヒストグラ

ム法で

DNL, INL

る

⁽⁴⁵⁾

DNL

^(46)(47)

〈

3

5

図

9

ΔΣADC INL

1

積分非線形性（

INL

Fig. 9. Proposed ΔΣADC INL test method. Sine wave is applied as an AD modulator input, and its harmonics power is obtained from the modulator output 1-bit data stream, so that the overall ADC INL is estimated.

Analog Input

Sine Wave

Delta-Sigma

Modulator Decimation Filter

DUT Scan Test

32 ksps 6.8 ksps (P

, P

, P

, P

, ...)

Po we r [ dB]

Frequency [Hz]

FFT Based INL Prediction FFT FFT Result (P

, P

, P

, P

, ...) Prediction (𝑎

,𝑎

, 𝑎

,𝑎

, ⋯) Polynomial

𝑦 = 𝑎

+ 𝑎

𝑥 + 𝑎

𝑥

+ 𝑎

𝑥

+ ⋯

Digital Output

1bit 32ksps Digital Data

Analog Input

D ig ita l O utp ut Predicted INL Ideal Line Actual Line

図

10 ADC

Fig. 10. Sine curve fitting method for ADC testing.

図

11 2

Fig. 11. Two-tone signal linearity test for narrow band circuit.

Digital Code

Time

Power Spectrum

Frequency 𝑓

𝑓

𝑓

− 𝑓

2𝑓

− 𝑓

2𝑓

− 𝑓

𝑓

+ 𝑓

IMD3

のアナログ出力信号をサンプリング回路で波形サンプリン グし

AD

ATE

^(48)(49)

^(50)(51)

高周波信号のサンプリングには，低い周波数の異なるサ ンプリング周波数で動作する複数のトラックホールド回路 を用意し，サンプリングによる折り返し現象と剰余系を利 用する方式も研究されている

⁽⁵²⁾

〈

3

6

ADC

「現在のデバイスで明日の（性能の良い）デバイスを試験す る」というジレンマがあり，このためそのシステム構成の ためには工夫が必要である。

時間インターリーブ

ADC

ADC

M

M

M

M

M

ADC

この現象が解析され様々な補正アルゴリズム・回路が開発 されてきている

^{(53) ～ (56)}

帯域インターリーブ

ADC

^{(57) ～ (59)}

fs

ADC

0-fs/2

fs/2-fs

2

0-fs

AD

ADC

fs/2

2

ADC

時間インターリーブ

ADC

ADC

〈

3

7

DFT

ATE

DFT/BIST

テストにおける基準信号の重要性を認識する必要がある。

基準信号はチップ内部で発生するのではなく，外部（

ATE

ATE

DFT/BIST

⁽⁶⁰⁾

〈

3

8

Arbitrary Waveform Generator: AWG

DA

DAC

ADC

AWG

DAC

AWG

AWG

DAC

14

^{(61) ～ (63)}

単一正弦波の場合に高調波を低減し，

2

ATE

AWG

DAC

AWG

ATE

1

3

0, 1

3

⁽⁶⁴⁾

ATE

ATE

ATE

矩形波出力から低歪正弦波を出力する高性能

RCL

⁽⁶⁵⁾

〈

3

9

図

12

サンプリングによる周波数折り返しを積極的に利用する。

Fig. 12. Waveform sampling system with residue number.

Spectrum folding due to the sampling is proactively utilized.

PolyphaseRC Filter

𝑓𝑟𝑒𝑠1

cos 2𝜋𝑓𝑖𝑛𝑡 𝑓𝑖𝑛

(Unknown) Estimate

𝑓𝑖𝑛 𝑓𝑟𝑒𝑠2

𝑓𝑟𝑒𝑠3 Re1

Im1 Sampling

Circuit

Sampling Circuit

Sampling Circuit

Re2 Im2

Re3 Im3

Remainder Theorem Complex

PowerFFT Spectrum

Complex PowerFFT Spectrum

Complex PowerFFT Spectrum 𝐴cos 2𝜋𝑓𝑖𝑛𝑡+𝜃

Hilbert Filter

𝐴sin 2𝜋𝑓𝑖𝑛𝑡+𝜃 Generate In-phase Signal I Quadrature Signal Q

𝑓𝑠1

𝑓𝑠2

𝑓𝑠3 Sampling Frequency

Sampling Frequency

is Relatively Prime Residue Frequency

図

13

ADC

ADC

M

Fig. 13. Time-interleaved ADC system. M-times sampling rate of the channel ADC can be realized.

Analog

Input Digital

Output S/H

ADC

CK

S/H

ADC

CK

S/H

ADC

CK

………

…

CK

CK

CK

T

Time

の周波数の正弦波の合成であるマルチトーン信号が用いら れる。被測定デバイスの入力範囲内で各周波数成分の振幅 を最大にするようマルチトーン信号を合成すれば各周波数 成分の

SNR

3

⁽⁶⁶⁾

ADSL

ADC

Noise Power Ratio

⁽⁴⁴⁾

パワーアンプのテスト等のためにクレストファクタを制 御するアルゴリズムが開発されている。このマルチトーン 信号も

AWG

^(67)(68)

〈

3

10

In-Phase:

I

Quadrature-Phase: Q

ΔΣDAC

15

⁽⁶⁹⁾

I, Q

⁽⁷⁰⁾

〈

3

11

Time-to-Digital Converter: TDC

^{(71) ～ (79)}

一つの回路の低消費電力化・小回路規模化が重要である。

フラッシュ型（図

16

ΔΣ

(a)

(b)

図

14

生成。位相が

π/3

(a)

(b) 2

Fig. 14. Low-distortion signal generation with phase-switching algorithm. Two sine wave signals with π/3 – phase shift are interleaved every clock. (a) Single-tone. (b) Two-tone signal.

@2014 IEEE.

AWG

DAC CLK

DSP Program

change

Sampling frequency

Frequency [KHz]

3^rd harmonic

Po w er [dB m ]

-9 -6 -3

9.0dBm Fundamental

-68.0dBm

Frequency [MHz]

Conventional signal spectrum

3^rdharmonic

fs/2-fin ：-0.91dBm

Frequency [KHz]

3^rd harmonic

Po w er [dB m ]

-9 -6 -3

-78.2dBm

Frequency [MHz]

Phase switching signal spectrum

3^rdharmonic

9.0dBm

Fundamental

図

15

ΔΣDAC

2

DAC

マッチング法を使用した。

Fig. 15. Complex multi-tone signal generation with complex bandpass multi-bit ΔΣDAC. Dynamic matching algorithm is used to reduce mismatch effects between two DACs and improve their linearities.

図

16

Fig. 16. Flash-type time-to-digital converter.

𝐻(𝑧) 𝐻(𝑧)

DAC2 𝐼

DAC1

𝑄

𝐼

𝑄

𝐸

𝐸

𝛿

𝛿

－

2

2

－

－

－

𝐼

DAC1 𝑄

𝐼

𝑄

DAC2 Pointers CLK1

CLK1 CLK2 CLK2

Pointers

CLK1

CLK1 CLK2 CLK2 LP Algorithm

HP Algorithm

𝜏 D Q

𝜏 D Q

𝜏 D Q

Encoder Dout Start

Stop

T

フルカスタム

IC

FPGA

BOST

CMOS

⁽⁷³⁾

ADC

〈

3

12

ΔΣ

FFT

MATLAB

17

^{(76) ～ (79)}

ΔΣ

路で実現でき複数個を容易に

1

〈

3

13

ADC

RMS

BIST

⁽⁸⁰⁾

〈

3

14

18

⁽⁸¹⁾

AC

開発されたテスト方法では，電源回路の開ループおよび 閉ループの両出力インピーダンスの測定値を用いてループ ゲインを算出し，位相余裕を評価する（図

18

本テスト方法を用いることにより，電源回路の安定性を 最終製品の量産工程にてテストし，保証することが可能で あるため，高信頼性・高安全性が要求される車載機器や産 業機器への応用が期待される。

4.

〈

4

1

SoC

IC

SoC

個別アナログ回路のテスト容易化だけでなく

SoC

-

- BIST, BOST & ATE

-

- SoC

μP

ADC/DAC

17 ΔΣ

FFT

することで位相ノイズ周波数特性が得られ，また測定時間 を長くすればより細かい周波数分解能で測定できる。

Fig. 17. Phase noise test with ΔΣ time-to-digital converter.

Phase noise frequency characteristics can be obtained by FFT, and finer time resolution measurement can be done with longer test time.

CLK1

M U

X 𝜏

M U CLK2 X

Phase

Detector Analog Integrator －

＋ Dout Up

Down M U

X

Clock Generator

CLK ΔΣ

βT-Delay TDC w/ Phase Noise

0 0 1 0 0 1 ...

...

Dout

Without Phase Noise

CLK1

...

...

CLK2 ...

ΔT ΔT ΔT

Ti m e D iff er en ce

Time

ΔT ΔT ΔT ΔT

Pow er

Frequency DC

DC Power

Due to ΔT Shape Quantization

Noise FFT

With Phase Noise

CLK1

...

...

CLK2 ...

ΔT+τ

ΔT+τ

ΔT+τ

Ti m e D iff er en ce

Time ΔT+τ

ΔT+τ

ΔT+τ

ΔT +τ

Pow er

Frequency DC

DC Power

Due to ΔT Shape Quantization

Noise FFT

Phase Noise

Conventional Test Method Proposed Test Method

図

18

Fig. 18. Conventional and proposed loop gain test methods.

Injection Source

DC-DC Converter

LOAD

PWM Control

breaking point

Measured inputs Frequency Response Analyzer

𝚫𝑽𝒚 𝚫𝑽𝒙 𝚫𝑽𝒛

−

+ +− + −

Injection Source

DC-DC Converter

LOAD

PWM Control

Measured inputs Frequency Response Analyzer

𝚫𝑽𝒚 𝚫𝑽𝒙 𝚫𝑽𝒛 +− +− + −

特に，

SoC

また，

SoC

RF

^(82)(83)

〈

4

2

AI

AI

確率・統計学，情報理論，線形代数等の数学がそこでは非 常に役に立つことが強調されている

⁽⁸⁴⁾

〈

4

3

IEEE Solid-State Society, Circuits and System Society

LSI

IEEE

Computer Society

International Test Conference, International Test Conference in Asia, International Test Conference in India

VLSI Test Symposium, European Test Symposium, Asian Test Symposium, Latin America Test Symposium Design, Automation and Test in Europe

International Symposium on On-Line Testing and Robust System Design

下記の

IEEE

ADC

International Instrumentation & Measurement Technology Conference

産業界と密接に結びついた分野であるので，大学と企業 が連携した運営・プログラムになっていることが多い。

半導体技術者検定のテキストはアナログに限らず半導体 テスト技術の全般を学ぶのに適している

^{(3) ～ (6)}

アナログ回路テスト技術の研究にはアナログ回路とテス ト技術の両方の知識が必要である。また，回路技術・テス ト技術に加え，信号処理・計測制御・半導体デバイス・品 質管理等の幅広い知識が必要である。

ADC

ATE

^{(85) ～ (88)}

も

^(74)(75)

5.

この論文ではアナログ回路テスト技術をレビューし，筆 者らの産業界との共同研究事例を紹介した。この分野は研 究者が限定されているが，近年の車載応用，

IoT

この分野の研究開発にはテスト技術に加え，回路技術，

信号処理技術，計測制御技術，品質工学・信頼性工学，失 敗学，品質とコストのバランスを考慮するエンジニアリン グセンスの総合力が要求され，「半導体テスト・測定のジレ ンマ：現在のデバイスで明日の高性能デバイスをテスト・

測定する」を克服するための技術革新が常に要求されるチ ャレンジングな研究分野である。今後もますますの研究開 発が必要である。

本稿が，電子回路設計者がアナログ回路テスト技術に関 心を持つことに貢献できれば幸甚である。

謝 辞

有意義なコメントをいただきました大河原秀雄氏，中谷 隆之氏，浅見幸司氏，石田雅裕氏，古川靖夫氏，図作成を サポートしてくれた片山翔吾氏に感謝します。

文 献

(

) G. W. Roberts, F. Taenzler, and M. Burns : An Introduction to Mixed-Signal IC Test and Measurement, Oxford Press (2011)

(

)

CMOS

(2010)

(

)

BP

(2013)

(

)

3

BP

(2014)

(

)

BP

(2019)

(

)

BP

(2019)

(

)

TSV

D

Vol.J97-D, No.4, pp.887-890 (2014)

(

) A. Halder and A. Chatterjee : “Low-Cost Alternate EVM Test for Wireless Receiver Systems”, IEEE VLSI Test Symposium, Palm Springs, CA (2005) (

) K. Asami, T. Shimura, and T. Kurihara : “Novel Estimation Method of

EVM with Channel Correction for Linear Impairments in Multi-Standard RF Transceivers”, IEEE VLSI Test Symposium, Berkeley, CA (2013) (10) T. Iwasaki : “The Solution of Testing Milli-Meter-Wave ICs (76 to 81

GHz) Without Expensive Instruments”, IEEE VLSI Test Symposium, San Diego, CA (2020)

(11) M. Ince, E. Yilmaz, J. W. Jeong, L. Winemberg, and S. Ozev : “Evaluation of Loop Transfer Function Based Dynamic Testing of LDOs”, IEEE International Test Conference in Asia, Taipei, Taiwan (2017)

(12) H. Okawara : “Elegant Construction of SSC Implemented Signal by AWG and Organized Under-Sample of Wideband Signal”, IEEE International Test Conference, Anaheim, CA (2011)

(13) M. Ishida, K. Ichiyama, D. Watanabe, M. Kawabata, and T. Okayasu : “Real- Time Method for 16 Gbps 4-PAM Signal Interface”, IEEE International Test Conference, Anaheim, CA (2012)

(14) M. Zhu, J. Li, W. Wang, and D. Chen : “A Built-In Self-Test Method for MEMS Piezoresistive Sensor”, IEEE European Test Conference, Tallinn, Estonia (2020)

(15) P. Maxwell : “Test for Low Cost CMOS Image Sensors”, IEEE European Test Symposium, Tallinn, Estonia (2005)

(16) B. Esen, A. Coyette, N. Xama, W. Dobbelaere, and R. Vanhooren :

“Non-intrusive Detection of Defects in Mixed-Signal Integrated Circuits

Using Light Activation”, IEEE International Test Conference, Fort Worth,

TX (2017)