インダクタンス起因ノイズのトレンドークロストークと di/dt ノイズ JEITA EDA 技術専門委員会 DMD 研究会ノイズフリーデザインタスクグループ山縣暢英 ( ソニー ) 貝原光男 ( リコー ) 蜂屋孝太郎 (NEC) 小野信任 ( セイコーインスツルメンツ )

(1)

インダクタンス起因ノイズのトレンド

ー

クロストークと

dI/dtノイズ

dI/dt

ノイズ

JEITA EDA

技術専門委員会

DMD

研究会

ノイズフリーデザインタスクグループ

山縣暢英

（ソニー）

貝原光男

（リコー）

蜂屋孝太郎

（

NEC

）

小野信任

（セイコーインスツルメンツ）

(2)

活動目的と課題

•

• 活動理念　『

活動理念　『

Noise Free Design

への道』

LSI

設計者がノイズを意識せずに設計できるような設計インフ

ラ確立を目指す

•

• 活動目的

活動目的

0.1

0.1 um

um

世代以降のセルベース設計で、

今後どのようなノイズが重要となるのかを把握し、

必要となる設計手法・ＥＤＡツールを提案

•

• 今年度の課題

今年度の課題

クロストークノイズおよび電源ノイズのトレンド解析、特に配線

インダクタンスがこれらのノイズに与える影響を調査

(4)

チップ内ノイズの種類

(

CMOS Static Logic)

スタティック論理回路におけるノイズ

ここに注力

•

• 配線伝播中の信号波形歪み

配線伝播中の信号波形歪み

配線

RC

による波形なまり

[1]

伝送線路・

L

起因の波形歪み、

遅延誤差

[1]

•

• クロストーク・ノイズ

クロストーク・ノイズ

容量結合、

誘導結合

[1]

•

• 電源ノイズ

電源ノイズ

IR

-

drop,

di

/

dt

ノイズ

,

電源分配系の共振

[2]

•

• 基板ノイズ

基板ノイズ

基板を媒介にしたクロストークノイズ、電源ノイズ

(5)

チップ内ノイズの影響

CMOSスタティック論理回路でのノイズの影響

誤動作

パス遅延変動

電源ノイズ

配線伝播歪み

クロストーク

_{クロストーク}

クロックスキュー

/ジッタ増加、

不要クロック発生

クロックスキュー

/ジッタ増加、

不要クロック発生

異常データをラッチ

動作タイミング変動

_{動作タイミング変動}

組合論理出力に

グリッジ発生

組合論理出力に

グリッジ発生

(6)

クロストークノイズのトレンド

•

• SPICE

SPICE

シミュレーションによって現象を解析

•

１６

１６ bit

bit

の並行配線をモデル化

–

中心の１本を

Victim

–

残りの１５本は

Aggressor

–

15

15 本の

本の

Agressor

に同時に変化信号を入力

•

• 配線ピッチと幅によるノイズの変化

配線ピッチと幅によるノイズの変化

•

• 信号の立ち上がり時間によるノイズの変化

信号の立ち上がり時間によるノイズの変化

(7)

配線構造

W

S

T

L

•L,Sを変えてR、L、Cを抽出。WはSと同じ

•相互インダクタンスは全ての配線間

•カップリングCは３つ向こうの配線まで抽出

•等長並行配線

_１６本

(8)

配線サイズ

•

• テクノロジーノード

テクノロジーノード

–

100

100 nm

nm

のグローバル配線を想定

–

ITRS1999

の予測値を使用

•

• 配線高（

配線高（

T

）

–

621 nm

•

• 配線長（

配線長（

L

）

–

0.5mm

、

1.0mm

、

5.0mm

、

10.0mm

•

• 配線幅（

配線幅（

W

）、

間隔（

S

）

–

２３０

２３０ nm

nm

、

460nm

、

920nm

、

1840nm

、

3680nm

、

7360nm

(9)

回路構成

ｘ１６

a0

a7

a8

a9

a15

c0

c7

c8

c9

c15

g0

GND

Victim

Aggressor

a7－GND、a8 – GND、c8 – g0、間の電圧を測定

Rd

CL

Rd

CL

Rd

CL

Rd

CL

Rd

CL

(10)

クロストークノイズ波形（１）

(11)

クロストークノイズ波形（

2

2 ）

）

(12)

クロストークノイズ波形（

3

3 ）

）

(13)

ノイズピーク値変化（

L

有）

Trf = 0.125 0 0.1 0.2 0.3 0.4 0.5 0.6 230 460 920 1840 3680 7360 配線間隔ノイズ値 Trf = 0.0625 0 0.1 0.2 0.3 0.4 0.5 0.6 230 460 920 1840 3680 7360 配線間隔ノイズ値 Trf = 0.03125 0 0.1 0.2 0.3 0.4 0.5 0.6 230 460 920 1840 3680 7360 配線間隔ノイズ値 Trf = 0.015625 0 0.1 0.2 0.3 0.4 0.5 0.6 230 460 920 1840 3680 7360 配線間隔ノイズ値

(14)

ノイズピーク値変化（

L

無）

Trf = 0.125

0

0.1

0.2

0.3

0.4

0.5

0.6 230 460 920 1840 3680 7360

配線間隔

ノイ

ズ値

Trf = 0.0625

0

0.1

0.2

0.3

0.4

0.5

0.6

230

920 3680

配線間隔

ノイ

ズ

値

Trf = 0.03125 0 0.1 0.2 0.3 0.4 0.5 0.6 230 460 920 1840 3680 7360 配線間隔ノイズ値 Trf = 0.015625 0 0.1 0.2 0.3 0.4 0.5 0.6 230 460 920 1840 3680 7360 配線間隔ノイズ値

(15)

ノイズピーク値（

L

有無の差）

Trf = 0.125 0.0 0.1 0.2 0.3 0.4 0.5 0.6 230 460 920 1840 3680 7360 配線間隔ノイズの差 Trf = 0.0625 0.0 0.1 0.2 0.3 0.4 0.5 0.6 230 460 920 1840 3680 7360 配線間隔ノイズの差 Trf = 0.03125 0.0 0.1 0.2 0.3 0.4 0.5 0.6 230 460 920 1840 3680 7360 配線間隔ノイズの差 Trf = 0.125625 0.0 0.1 0.2 0.3 0.4 0.5 0.6 230 460 920 1840 3680 7360 配線間隔ノイズの差

(16)

クロストークノイズまとめ

•

• SPICE

SPICE

シミュレーションにより現象を確認

•

• Trf

Trf

が小さくなると配線サイズに関係なくノイズ大

•

• インダクタンスを考慮するとノイズは大きくなる傾向

インダクタンスを考慮するとノイズは大きくなる傾向

•

• 配線長、間隔が大きい場合は

配線長、間隔が大きい場合は

L

の考慮が必要

•

• 配線モデルについては今後も検討が必要

配線モデルについては今後も検討が必要

(17)

ダイナミック電源ノイズのトレンド

•

• dI/dt

dI/dt

ノイズの大きさからパッケージの許容インダクタ

ンスを予測

•

• dI/dt

dI/dt

ノイズを回避するために必要なデカップリング

キャパシタ（

Cd

）

の容量を予測

•

• Cd

Cd

の効果を

SPICE

シミュレーションで確認

(18)

dI/dt

のモデル

1

7

7 ピーク電源電流

ピーク電源電流

Ipeak

平均電源電流

平均電源電流 I

dI/dt = Ipeak/

dI/dt = Ipeak/((((kkkk・

・・

・Trf/2)

Trf/2)

Ipeak x k

Ipeak x k・

・・

・Trf/2 = I x (

Trf/2 = I x (

Trf/2 = I x (Trf

Trf

Trf x 1

x 1

x 16

6))))　→

66 　→

　→

　

　Ipeak

　

Ipeak

Ipeak = 32I/k

= 32I/k

最悪は、

最悪は、 k=1

k=1

k=1 →

→

Ipeak=32 I

dI/dt = 64 I/Trf

クロック信号

周期

周期T = 16Trf

1=Trf

k・

・・

・Trf

CLK↓の山は無視

電源電流

(19)

許容インダクタンスのトレンド

1.E-08

1.E-07

1.E-06

1.E-05

1.E-04

1.E-03

1.E-02

1.E-01

130 100

70

50 テクノロジノード　nm

イン

ダク

タ

ン

ス

　

nH

potable

High

performance

Actual

•ノイズ値 ⊿V＝ L・dI/dt

•⊿V=0.1Vdd として許容インダクタンスを算出

(20)

dI/dt

ノイズの問題

現状パッケージのリードのインダクタンスは

許容インダクタンスよりも大きい

チップ内にデカップリングキャパシタ（

Cd

）

を入れて

ノイズを低減

(21)

デカップリングキャパシタ要求量

・平均消費電流

→

→ １クロックあたりのチャージの時間積分量

１クロックあたりのチャージの時間積分量

・総電荷量（

・総電荷量（The charge drawn during a burst is

The charge drawn during a burst is

The charge drawn during a burst is）

））

）

　　

　　Δ

ΔQ

Δ

Q

　

　＝

　

　I/2fc

　　　

　　　 (I:

(I: 電流

電流,

電流

,

, fc

,

fc

fc 周波数

周波数

周波数))))

（殆どのロジックはクロックの両エッジで変化するので２

（殆どのロジックはクロックの両エッジで変化するので２fc

fc

fcと

と

　なる

　なる)

)

・遷移中の電荷をデカップリング容量から供給すると

　　　

　　　Δ

ΔV

Δ

V

　

　＝

　

＝

　

　Δ

ΔQ/C

Δ

Q/C

　　

(C:

(C:デカップリング容量

(C:

デカップリング容量

デカップリング容量))))

　

(22)

Cd

の要求値のトレンド

High Performance 0 200 400 600 800 1000 1200 1400 1600 130 100 70 50 テクノロジノード　nm デカップリング容量　 n F Portable 0 5 10 15 20 25 30 130 100 70 50 テクノロジノード　nm デカップリング容量　 nF

•消費電力、クロック周波数はITRS1999の予測値を使用

(23)

Cd

の要求値

（ゲート面積換算）

Portable 0 0.5 1 1.5 2 2.5 3 3.5 130 100 70 50 テクノロジノード　nm ＧＡＴＥ面積 mm 2

Cd *Tox /

Cd *Tox / ε

ε

εox

ox

ox よりゲート面積に換算

よりゲート面積に換算

Tox

Tox、ε

、ε

、εox

、ε

ox

ox は

ox

は

はITRS1999

ITRS1999

ITRS1999の値を使用

の値を使用

High Performance 0 5 10 15 20 25 30 35 40 130 100 70 50 テクノロジノード　nm ＧＡＴＥ面積 mm 2

High Performanceではチップ全体に対して４％程度の面積

(24)

SPICE

による

Cd

の効果の確認

(0 ,0 ) (1 6,0 ) (8 ,8 ) (0 ,1 6 ) (1 6,1 6 ) ﾘｰﾄﾞ VDD

•10mm□のﾁｯﾌﾟを想定

・ﾁｯﾌﾟを16分割するように簡易電源ｸﾞﾘｯﾄﾞを設

定

・交点に電流源をもたせる（全体消費電力から

交点に平均）

・電源PinにはﾊﾟｯｹｰｼﾞのLCRを付け理想電源

に接続

それぞれの電源ﾗｲﾝの両端（１辺１６ヶ所）

・電源ﾗｲﾝは、交点から交点まで４段のπ型で

近似

ﾃﾞｶｯﾌﾟﾘﾝｸﾞ容量は、その中に組み込んでいる

。

・中央点での電圧をﾁｪｯｸ(8,8)

・ﾊﾟｯｹｰｼﾞ L=1nH C=0.1pF R=0.1Ω

・ﾁｯﾌﾟ内 L=0.5nH/mm

・電流源波形は、Trf=0.0625ns[1G/16]

(25)

シミュレーション結果

オンチップL 有り

0

0.1

0.2

0.3

0.4

0.5

0

10

20

30 デカップリング容量 [nF]

dI

/d

tノイ

ズ

[

⊿

V/

Vd

d]

R=0.5Ω/mm

R=1.0Ω/mm

R=2.0Ω/mm

簡易式

オンチップL 無し

0

0.1

0.2

0.3

0.4

0.5

0

10

20

30 デカップリング容量 [nF]

dI

/d

tノイ

ズ

[

⊿

V/

Vd

d]

R=0.5Ω/mm

R=1.0Ω/mm

R=2.0Ω/mm

簡易式

(26)

SOI

で予想される影響

•

• 寄生容量は

寄生容量は

Cd

としての効果をもっている

–

Well

容量

–

電源配線自身の容量

–

１になっている信号配線の容量

•

• SOI

SOI

では寄生容量が減る

–

Well

がなくなるので、

Well

容量がなくなる

–

Box

容量が

Well

に相当するが、値は小さい

•

• Cd

Cd

セル自体が作りにくくなる

–

(27)

ダイナミック電源ノイズ

まとめ

•

• dI/dt

dI/dt

ノイズの回避のために、

Cd

の挿入は必須

•

• Cd

Cd

の必要量はテクノロジーノードに反比例する

•

• Cd

Cd

の必要量は簡易式により比較的精度よく求めるこ

とができる。

•

• SOI

SOI

では

Cd

の必要量の確保が難しくなる可能性

(28)

まとめ

•

• SPICE

SPICE

シミュレーションにより、クロストークノイズにお

けるインダクタンスの影響を確認

•

• デカップリングキャパシタの効果を

デカップリングキャパシタの効果を

SPICE

シミュレー

ションにより確認

(29)

今後の課題

•

• クロストークノイズ

クロストークノイズ

–

配線モデルの更なる検討

–

クロストークノイズスクリーニングのための簡易式の作成

•

• ダイナミック電源ノイズ

ダイナミック電源ノイズ

–

dI/dt

の計算モデルの改良

–

デカップリングキャパシタの最適配置方法の検討

(30)

参考文献

[1]

C.

C. -

-

K. Cheng, J. Lillis, S. Lin, N. Chang,

“

Interconnect Analysis and

Synthesis,

”

Wiley, 2000.

[2] H.B.Bakoglu,

“

Circuits, Interconnections, and Packaging for VLSI,

”

Addison Wesley, 1990.