Xilinx UG029 ChipScope Pro 13.1 ソフトウェアおよびコア ユーザー ガイド

ユーザー

ガ イ ド

_[]

UG029 (v13.1) 2011 年 3 月 1 日 []

ChipScope Pro 13.1

ソ フ ト ウ ェ アおよび コ ア

ユーザー

ガ イ ド

UG029 (v13.1) 2011 年 3 月 1 日

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本資料は英語版 (v13.1) を翻訳 し た も ので、 内容に相違が生 じ る 場合には原文を優先 し ます。 資料に よ っ ては英語版の更新に対応 し ていない も のがあ り ます。

改訂履歴

次の表に、 こ の文書の改訂履歴を示 し ます。 日付 バージ ョ ン 改訂内容 2008 年 3 月 24 日 10.1 10.1 ツール と 互換性を持たせ る ためすべての章を更新。 ツールのバージ ョ ン番号を反映 さ せ る ためバージ ョ ン番号を更新。

ChipScope Core Generator ツールをザ イ リ ン ク ス CORE Generator ツールに置換。 第 1 章 「概要」 : ザ イ リ ン ク ス CORE Generator ツールの15 ページの表 1-1への追 加、32 ページの表 1-6お よ び33 ページの表 1-7 に記載 さ れてい る PC お よ び Linux

のシ ス テ ム要件の更新、 お よ び 「Solaris のホ ス ト シ ス テ ム要件」 を削除。第 4 章 「ChipScope Pro Analyzer の使用」 :94 ページの 「プ ラ ッ ト フ ォームケーブル USB

接続の複数使用」、112 ページの 「[External Input]」 の追加。第 5 章 「ChipScope Engine Tcl イ ン タ ーフ ェ イ ス」 :143 ページの 「必要条件」 お よ び197 ページの 「::chipscope::csefpga_get_config_reg」 の更新。

2009 年 4 月 29 日 11.1

11.1 ツール と 互換性を持たせ る ためすべての章を更新。

ChipScope Pro IBERT のサポー ト を追加。

第 1 章 「概要」 : 28 ページの 「IBERT コ ア」 を拡張。

第 4 章 「ChipScope Pro Analyzer の使用」 : 113 ページの 「Virtex-5 FPGA GTP お よ び GTX ト ラ ン シーバ用 IBERT コ ン ソ ールウ ィ ン ド ウ」 の追加。

第 5 章 「ChipScope Engine Tcl イ ン タ ーフ ェ イ ス」 : 144 ページの 「CSE/Tcl コ マ ン ド サマ リ 」 を拡張。

191

ページの 「

CseFpga

コ マ ン ド 」、

207

ページの 「

CseCore

コ マ ン ド 」、 お よ び

210

ページの 「

CseVIO

コ マ ン ド 」 に コ マ ン ド を追加。 付録 B 「参考資料」 を追加。 2009年 6 月 24 日 11.2 11.2 ツール と 互換性を持たせ る ためすべての章を更新。 Virtex-6

LXT/SXT/CXT

フ ァ ミ リ のサポー ト を追加。 次を更新。 28 ページの 「IBERT デザ イ ンフ ロ ー」、218 ページの 「::chipscope::csevio_write_values」、220 ページの 「::chipscope::csevio_read_values」、付録 B 「参考資料」 次を追加。

28 ページの 「IBERT の機能」、33 ページの表 1-7、60 ページの 「Virtex-6 FPGA GTX ト ラ ン シーバ用 IBERT v2.0 コ アの生成」、128 ページの 「Virtex-6 FPGA GTX ト ラ ン シーバ用 IBERT コ ン ソ ール ウ ィ ン ド ウ」

2009 年 9 月 16 日 11.3

11.3 ア ッ プデー ト 。 Spartan-6 FPGA のサポー ト を追加。28 ページの 「IBERT の機 能」、35 ページの表 1-9、62 ページの 「Virtex-6 FPGA GTH ト ラ ン シーバ用

IBERT v2.0 コ アの生成」、131 ページの 「[Sweep Test Settings] パネル」、136 ペー ジの 「Spartan-6 FPGA GTP ト ラ ン シーバ用 IBERT コ ン ソ ールウ ィ ン ド ウ」、 お よ び付録 A 「ChipScope Pro ツール ト ラ ブルシ ュ ーテ ィ ン グガ イ ド 」 に Spartan-6 FPGA GTP ト ラ ン シーバ用 IBERTコ アセ ク シ ョ ン を追加。

2009 年 12 月 2 日 11.4

11.4 ツール と 互換性を持たせ る ためすべての章を更新。 Virtex-6 FPGA HXT デバ イ ス のサポー ト を追加。28 ページの 「IBERT の機能」 お よ び34 ページの表 1-8の更 新。62 ページの 「Virtex-6 FPGA GTH ト ラ ン シーバ用 IBERT v2.0 コ アの生成」を 追加。

2010 年 4 月 19 日 12.1

 Virtex-5 FPGA GTX ト ラ ン シーバ用 IBERT v2.0 を追加。  JTAG プ ラ グ イ ン を開 く ための Analyzer のサポー ト を追加。

 ByteTools 社 Catapult EJ-1 イ ーサネ ッ ト- JTAG接続ケーブルのサポー ト を追加。  第 4 章に 「 ト リ ガー実行モー ド 」 (単一お よ び反復) を追加。  第 4 章に 「 ト リ ガーお よ びキ ャ プチ ャ ス テー タ ス」 を追加。  csejtag_target is_connected コ マ ン ド の追加。  csefpga_configure_device_with_file コ マ ン ド を追加。  csefpga_is_configured コ マ ン ド の追加。 2010 年 9 月 21 日 12.3  12.3 リ リ －ス に合わせて ア ッ プデー ト 2011 年 3 月 1 日 13.1  ロ ジ ッ クデバ ッ グの 7 シ リ ーズサポー ト を追加  IBA/PLB (IBA/PLB46 ではない) を削除  IBA/OPB を削除  IBERT V4 GT11 を削除  ス ター ト ア ッ プ ト リ ガーモー ド を追加  Analyzer の IBERT ス イ ープテ ス ト プ ロ ッ ト を追加  ス タ ン ド ア ロ ンの IBERT プ ロ ッ ト ビ ュ ーアーを追加  GTH ト ラ ン シーバの 1/2、 1/4、 1/8 ラ イ ン レー ト サポー ト を追加  ICON、 ILA、 VIO お よ び ATC2 を追加

改訂履歴. . . 2

このユーザー

ガ イ ド について

ユーザーガ イ ド の内容 . . . 12 その他の リ ソ ース . . . 13 表記規則. . . 13 書体. . . .13

第

₁

章

_:

概要

ChipScope Pro ツールについて. . . 15 ChipScope Pro ツールの概要 . . . 15 デザ イ ン フ ロ ー. . . .18 エンベデ ッ ド プ ロ セ ッ サお よ び DSP ツール フ ロ ーでの ChipScope Pro コ アの使用. . . .18 ChipScope Pro コ アの概要 . . . 19 ICON コ ア . . . .19 ILA コ ア. . . .19 VIO コ ア. . . .26 ATC2 コ ア . . . .27 IBERT コ ア . . . .28 シ ス テ ム要件. . . 36 OS 要件. . . .36 ソ フ ト ウ ェ ア要件. . . .36 通信要件. . . .37 ボー ド 要件 . . . .38 ソ フ ト ウ ェ アイ ン ス ト ールお よ び ラ イ セ ン ス. . . 38

第

2

章

:

コ ア生成ツールの使用

概要 . . . 39

ザ イ リ ン ク ス CORE Generator での ChipScope Pro コ アの使用 . . . 40

ICON コ アの生成 . . . 40 ICON コ アの標準パ ラ メ ー タ の設定 . . . .40 コ アの生成 . . . .42 コ アの使用 . . . .42 ILA コ アの生成. . . 42 ILA コ アの ト リ ガーお よ びス ト レージパ ラ メ ー タ の設定 . . . .42 ILA コ アの ト リ ガーポー ト のパ ラ メ ー タ の設定 . . . .45 コ アの生成 . . . .46 コ アの使用 . . . .47 VIO コ アの生成. . . 48 VIO コ アの標準オプシ ョ ンの設定. . . .48 コ アの生成 . . . .49 コ アの使用 . . . .49 ATC2 コ アの生成 . . . 49 ATC2 コ アのキ ャ プチ ャ お よ びス テー ト パ ラ メ ー タ の設定 . . . .49 ATC2 コ アの ピ ンお よ び信号のパ ラ メ ー タ の設定 . . . .50

ATC2 コ アの ATCK お よ び ATD ピ ンのパ ラ メ ー タ の設定 . . . .51

コ アの生成 . . . .52

コ アの使用 . . . .52

Virtex-5 FPGA 用 IBERT v1.0 コ アの生成 . . . 52

MGT/GTP/GTX オプシ ョ ンの選択. . . .54

汎用 I/O (GPIO) オプシ ョ ンの選択. . . .55

サンプルお よ びテ ンプ レー ト オプシ ョ ンの選択 . . . .56

デザ イ ンの生成 . . . .56

Virtex-5 FPGA GTX ト ラ ン シーバ用 IBERT v2.0 コ アの生成. . . 58

IBERT コ アの標準オプシ ョ ンの設定 . . . .58

GTX_DUAL お よ び リ フ ァ レ ン ス ク ロ ッ ク の選択 . . . .58

RXRECCLK プ ロ ーブの使用 . . . .59

シ ス テ ム ク ロ ッ ク ソ ース の選択. . . .59

デザ イ ンの生成 . . . .59

Virtex-6 FPGA GTX ト ラ ン シーバ用 IBERT v2.0 コ アの生成. . . 60

IBERT コ アの標準オプシ ョ ンの設定 . . . .60 プ ロ ト コ ルの設定. . . .60 GTX ト ラ ン シーバお よ び リ フ ァ レ ン ス ク ロ ッ ク の選択 . . . .60 REFCLK ソ ース の選択 . . . .61 RXRECCLK プ ロ ーブの使用 . . . .61 デザ イ ンの生成 . . . .61

Virtex-6 FPGA GTH ト ラ ン シーバ用 IBERT v2.0 コ アの生成. . . 62

IBERT コ アの標準オプシ ョ ンの設定 . . . .62 プ ロ ト コ ルの設定. . . .62 GTH ト ラ ン シーバの割 り 当て. . . .63 REFCLK ソ ース の選択 . . . .63 RXRECCLK プ ロ ーブの選択 (オプシ ョ ン) . . . .63 デザ イ ンの生成 . . . .63

Spartan-6 FPGA GTP ト ラ ン シーバ用 IBERT v2.0 コ アの生成 . . . 64

IBERT コ アの標準オプシ ョ ンの設定 . . . .64

GTPA1_DUAL お よ び リ フ ァ レ ン ス ク ロ ッ ク の選択 . . . .64

RXRECCLK プ ロ ーブの使用 . . . .65

シ ス テ ム ク ロ ッ ク ソ ース の選択. . . .65

デザ イ ンの生成 . . . .65

第

3

章

: ChipScope Pro Core Inserter

の使用

Core Inserter の概要 . . . 67

PlanAhead での Core Inserter の使用. . . 67

ISE Project Navigator での Core Inserter の使用 . . . 67

ChipScope の定義お よ び接続 ソ ース フ ァ イ ル . . . .68 有用な Project Navigator の設定 . . . .68 コ マ ン ド ラ イ ン イ ンプ リ メ ン テーシ ョ ンでの Core Inserter の使用 . . . 69 コ マ ン ド ラ イ ン フ ロ ーの概要. . . .69 CDC プ ロ ジ ェ ク ト の作成 . . . .70 CDC プ ロ ジ ェ ク ト の変更 . . . .70 コ アの挿入 . . . .71

ChipScope Pro Core Inserter の機能. . . 72

プ ロ ジ ェ ク ト での作業 . . . .72 入力お よ び出力フ ァ イ ルの指定. . . .73 プ ロ ジ ェ ク ト レベルのパ ラ メ ー タ . . . .73 コ アの リ ソ ース使用量 . . . .73 ICON オプシ ョ ンの選択 . . . .74 ILA の ト リ ガーオプシ ョ ンお よ びパ ラ メ ー タ の選択. . . .74 ILA コ アのキ ャ プチ ャパ ラ メ ー タ の設定. . . .77 ATC2 のデー タ キ ャ プチ ャ 設定 . . . .78 ILA 信号のネ ッ ト 接続の選択 . . . .80 ユニ ッ ト の追加 . . . .81 ネ ッ ト リ ス ト への コ アの挿入. . . .81 プ ロ ジ ェ ク ト のプ リ フ ァ レ ン ス設定 . . . .82

第

4

章

: ChipScope Pro Analyzer

の使用

Analyzer の概要. . . 83 サーバーの イ ン タ ーフ ェ イ ス . . . 84 ク ラ イ ア ン ト の イ ン タ ーフ ェ イ ス. . . 85 プ ロ ジ ェ ク ト ツ リ ー . . . .85 信号ブ ラ ウ ザ . . . .85 [Message] ペ イ ン. . . .88 メ イ ン ウ ィ ン ド ウ . . . .88 Analyzer の機能. . . 88 プ ロ ジ ェ ク ト での作業 . . . .88 波形を印刷す る . . . .89 信号名の イ ン ポー ト . . . .91 デー タ のエ ク ス ポー ト . . . .92 Analyzer を閉 じ る 、 ま たは終了す る. . . .92 オプシ ョ ンの確認. . . .92 サーバーホ ス ト の接続設定. . . .92 パ ラ レルケーブルで接続す る . . . .93 プ ラ ッ ト フ ォーム ケーブル USB で接続す る. . . .93 プ ラ ッ ト フ ォーム ケーブル USB 接続の複数使用 . . . .94 JTAG チ ェーンプ ラ グ イ ンに接続す る. . . .95 自動 コ アの ス テー タ ス のポー リ ン グ . . . .95 タ ーゲ ッ ト デバ イ ス の コ ン フ ィ ギ ュ レーシ ョ ン . . . .95 [Trigger Setup] ウ ィ ン ド ウ . . . .97 [Waveform] ウ ィ ン ド ウ. . . .104 [Listing] ウ ィ ン ド ウ. . . .106 [Bus Plot] ウ ィ ン ド ウ . . . .107 VIO コ アの コ ン ソ ールウ ィ ン ド ウ . . . .108 シ ス テ ムモニ タ ー . . . .111

Virtex-5 FPGA GTP お よ び GTX ト ラ ン シーバ用 IBERT コ ン ソ ールウ ィ ン ド ウ . . . .113

Virtex-5 FPGA GTX ト ラ ン シーバ用 IBERT v2.0 コ ン ソ ールウ ィ ン ド ウ . . . .121

Virtex-6 FPGA GTX ト ラ ン シーバ用 IBERT コ ン ソ ールウ ィ ン ド ウ . . . .128

Virtex-6 FPGA GTH ト ラ ン シーバ用 IBERT コ ン ソ ールウ ィ ン ド ウ . . . .133

Spartan-6 FPGA GTP ト ラ ン シーバ用 IBERT コ ン ソ ールウ ィ ン ド ウ. . . .136

ヘルプの表示 . . . .140

ChipScope Pro ILA 波形ツールバー機能 . . . 140

Analyzer の コ マ ン ド ラ イ ンオプシ ョ ン . . . 140

第

5

章

: ChipScope Engine Tcl

イ ン タ ー フ ェ イ ス

概要 . . . 143 必要条件. . . .143 制限. . . .143 CSE/Tcl コ マ ン ド サマ リ . . . 144 CseJtag Tcl コ マ ン ド . . . .144 CseFpga Tcl コ マ ン ド . . . .147 CseCore Tcl コ マ ン ド . . . .148 CseVIO Tcl コ マ ン ド. . . .148 CseJtag Tcl コ マ ン ド. . . 149 ::chipscope::csejtag_session create . . . .150 ::chipscope::csejtag_session destroy . . . .151 ::chipscope::csejtag_session get_api_version . . . .152 ::chipscope::csejtag_session send_message . . . .153 ::chipscope::csejtag_target open . . . .154 ::chipscope::csejtag_target close . . . .156 ::chipscope::csejtag_target is_connected . . . .157 ::chipscope::csejtag_target lock . . . .158 ::chipscope::csejtag_target unlock . . . .159 ::chipscope::csejtag_target get_lock_status . . . .160

::chipscope::csejtag_target set_pin . . . .163 ::chipscope::csejtag_target get_pin . . . .164 ::chipscope::csejtag_target pulse_pin . . . .165 ::chipscope::csejtag_target wait_time . . . .166 ::chipscope::csejtag_target get_info . . . .167 ::chipscope::csejtag_tap autodetect_chain . . . .168 ::chipscope::csejtag_tap interrogate_chain . . . .169 ::chipscope::csejtag_tap get_device_count . . . .170 ::chipscope::csejtag_tap set_device_count . . . .171 ::chipscope::csejtag_tap get_irlength . . . .172 ::chipscope::csejtag_tap set_irlength . . . .173 ::chipscope::csejtag_tap get_device_idcode . . . .174 ::chipscope::csejtag_tap set_device_idcode . . . .175 ::chipscope::csejtag_tap navigate . . . .176 ::chipscope::csejtag_tap shift_chain_ir . . . .177 ::chipscope::csejtag_tap shift_device_ir . . . .179 ::chipscope::csejtag_tap shift_chain_dr . . . .181 ::chipscope::csejtag_tap shift_device_dr . . . .183 ::chipscope::csejtag_db add_device_data . . . .185 ::chipscope::csejtag_db lookup_device . . . .186 ::chipscope::csejtag_db get_device_name_for_idcode . . . .187 ::chipscope::csejtag_db get_irlength_for_idcode . . . .188 ::chipscope::csejtag_db parse_bsdl . . . .189 ::chipscope::csejtag_db parse_bsdl_file . . . .190 CseFpga コ マ ン ド . . . 191 ::chipscope::csefpga_configure_device . . . .192 ::chipscope::csefpga_configure_device_with_file . . . .195 ::chipscope::csefpga_get_config_reg . . . .197 ::chipscope::csefpga_get_instruction_reg . . . .198 ::chipscope::csefpga_get_usercode . . . .199 ::chipscope::csefpga_get_user_chain_count . . . .200 ::chipscope::csefpga_is_config_supported. . . .201 ::chipscope::csefpga_is_configured . . . .202 ::chipscope::csefpga_is_sys_mon_supported. . . .203 ::chipscope::csefpga_run_sys_mon_command_sequence . . . .204 ::chipscope::csefpga_get_sys_mon_reg . . . .205 ::chipscope::csefpga_set_sys_mon_reg . . . .206 CseCore コ マ ン ド . . . 207 ::chipscope::csecore_get_core_count . . . .207 ::chipscope::csecore_get_core_status. . . .208 ::chipscope::csecore_is_cores_supported. . . .209 CseVIO コ マ ン ド . . . 210 ::chipscope::csevio_get_core_info . . . .210 ::chipscope::csevio_is_vio_core. . . .212 ::chipscope::csevio_init_core . . . .213 ::chipscope::csevio_terminate_core . . . .214 ::chipscope::csevio_define_signal . . . .215 ::chipscope::csevio_define_bus . . . .216 ::chipscope::csevio_undefine_name. . . .217 ::chipscope::csevio_write_values . . . .218 ::chipscope::csevio_read_values . . . .220 CSE/Tcl の例. . . 221

付録

A : ChipScope Pro

ツール

ト ラ ブルシ ュ ーテ ィ ング

ガ イ ド

概要 . . . 223

ChipScope Pro ツールの イ ン ス ト ールに関す る ト ラ ブルシ ュ ーテ ィ ン グ. . . 224

ザ イ リ ン ク ス JTAG プ ロ グ ラ ム ケーブルに関す る ト ラ ブルシ ュ ーテ ィ ン グ. . . 225

ChipScope Pro Analyzer コ アの ト ラ ブルシ ュ ーテ ィ ン グ. . . 231

ザ イ リ ン ク ステ ク ニ カルサポー ト に提出す る 情報の取得方法. . . 237

Xinfo 情報の取得. . . .237

ChipScope Pro Analyzer ロ グフ ァ イ ル情報の取得 . . . .237

ChipScope Pro Core Inserter ツールの ロ グフ ァ イ ル情報の取得. . . .237

圧縮 さ れた ISE ツールプ ロ ジ ェ ク ト の取得. . . .237

第

₁

章

概要

ChipScope Pro

ツールについて

FPGA デバ イ ス の集積度が高 く な る につれて、 テ ス ト 対象デバ イ ス へのテ ス ト 装置プ ロ ーブの接 続が困難にな っ て き てい ます。 ChipScope Pro ツールは、主要な ロ ジ ッ ク アナ ラ イ ザお よ びテ ス ト

/計測ハー ド ウ ェ ア コ ン ポーネ ン ト を ISE® Design Suite 製品表[239 ページの リ フ ァ レ ン ス 15 を 参照]に リ ス ト さ れてい る ザ イ リ ン ク ス FPGA デバ イ ス に含 ま れてい る タ ーゲ ッ ト デザ イ ン に統 合 し ます。こ れ ら の ツールは、 こ れ ら の コ ン ポーネ ン ト と 通信 し て ロ ジ ッ ク 解析を提供 し ます。

ChipScope Pro シ リ アル I/O ツールキ ッ ト では、 ザ イ リ ン ク ス FPGA の高速シ リ アル ト ラ ン シー バの I/O 機能を使用 し てデザ イ ン のエ ラ ボ レーシ ョ ン と デバ ッ グ を実行す る 機能が提供 さ れ ます。

IBERT (Internal Bit Error Ratio Tester) コ アお よ び関連す る ソ フ ト ウ ェ アでは、 高速シ リ アル ト ラ ン シーバへのア ク セ ス を提供 し 、 こ れ ら の MGT で構成 さ れたチ ャ ネルでのビ ッ ト エ ラ ー率の解析 を実行 し ます。本書では、 ト ラ ン シーバは MGT (マルチギガ ビ ッ ト ト ラ ン シーバ) と 呼ばれ ます。

IBERT コ アでは、ISE Design Suite 製品表 [239 ページの リ フ ァ レ ン ス 15 を参照]に リ ス ト さ れて い る ザ イ リ ン ク ス Virtex®-5、Virtex-6、 お よ び Spartan®-6 FPGA デバ イ ス の高速シ リ アル ト ラ ン シーバがサポー ト さ れます。

ChipScope Pro

ツールの概要

次の表に、 各種 ChipScope Pro ソ フ ト ウ ェ アツールお よ び コ アの簡単な説明を示 し ます。 表 1-1 : ChipScope Pro ツールの概要 ツール 説明 ザ イ リ ン ク ス CORE Generator™ サポー ト さ れ る すべての FPGA デバ イ スフ ァ ミ リ を タ ーゲ ッ ト に し て

ICON (Integrated Controller)、ILA (Integrated Logic Analyzer)、VIO (Virtual Input/Output)、 お よ び ATC2 (Agilent Trace Core) コ ア を生成 で き ます。ま た、Virtex-5、Virtex-6、 お よ び Spartan-6 FPGA フ ァ ミ リ を タ ーゲ ッ ト に し て IBERT v2.0 コ ア を生成す る こ と も で き ます。ザ イ リ ン ク ス CORE Generator は、 ザ イ リ ン ク ス ISE Design Suite ソ フ ト

ウ ェ ア ツールに含まれてい ます。

IBERT Core Generator

Virtex-5 デバ イ ス を ターゲ ッ ト に し て IBERT v1.0 コ アの完全なデザ イ ン を生成で き ます。 IBERT Core Generator では、 ユーザーが選択し た

MGT およびデザ イ ン を制御するパ ラ メ ータ に基づき、ISE Design Suite

を使用し て コ ン フ ィ ギ ュ レーシ ョ ンフ ァ イ ルを生成し ます。

Core Inserter 合成 さ れたユーザーデザ イ ンに ICON、ILA、ATC2 コ ア を自動的に挿

次に、ChipScope Pro ツールを使用 し て追加 し たデバ ッ グ コ ア を含むシ ス テ ムのブ ロ ッ ク 図を示 し ます。 CORE Generator を使用 し て コ ア を生成 し 、それ ら を HDL ソ ースコ ー ド に イ ン ス タ ン シエー ト す る こ と に よ っ て、 デザ イ ンに ICON、ILA、VIO、 お よ び ATC2 コ ア (総称 ChipScope Pro コ ア) を配置で き ます。ま た、Core Inserter ま たは PlanAhead ツールを使用す る と 、ICON、ILA、 お よ び ATC2 コ ア を合成済みデザ イ ンのネ ッ ト リ ス ト に直接挿入で き ます。デザ イ ンは、ISE イ ンプ リ メ ン テーシ ョ ン ツールを使用 し て配置配線 さ れ ます。次に、 デバ イ ス に ビ ッ ト ス ト リ ーム を ダ ウ ン ロ ー ド し て Analyzer でデザ イ ン を解析 し ます。 PlanAhead™ デザ イ ン 解析ツール デザ イ ンのネ ッ ト リ ス ト に ICON お よ び ILA コ ア を自動的に挿入 し ま す。こ の機能の詳細は、PlanAhead デザ イ ン解析ツール[239 ページの リ フ ァ レ ン ス 16 を参照]を参照 し て く だ さ い。 Analyzer

ICON、ILA、VIO、 お よ び IBERT コ アの イ ン シ ス テ ムデバ イ ス コ ン フ ィ ギ ュ レーシ ョ ン、 ト リ ガ設定、 ト レース表示、 制御、 お よ びス テー タ ス を提供 し ます。 ChipScope Engine Tcl (CSE/Tcl) ス ク リ プ ト イ ン タ ーフ ェ イ ス CSE/Tcl ス ク リ プ ト コ マ ン ド イ ン タ ーフ ェ イ ス に よ っ て、Tcl シ ェ ルか ら JTAG (Joint Text Action Group、IEEE 規格) チ ェーン内のデバ イ ス と の通信が可能にな り ます(1)。

メ モ :

1. Tcl は Tool Command Language の略です。 CSE/Tcl イ ン タ ーフ ェ イ ス では、ChipScope Pro お よ び ISE

ツール ま たは ActiveState [239 ページの リ フ ァ レ ン ス 23 を参照]の ActiveTcl 8.4 シ ェ ルに含まれて い るxtclsh と 呼ばれ る Tcl シ ェ ルプ ロ グ ラ ムが必要です。

X-Ref Target - Figure 1-1

図 1-1 : ChipScope Pro シ ス テムのブ ロ ッ ク 図 表 1-1 : ChipScope Pro ツールの概要 (続き) ツール 説明 cs_pro_sys_blk_diag ChipScope Pro

ILA Pro

ICON Pro

ILA Pro

ILA Pro

ChipScope Pro ツールの概要

ChipScope Pro Analyzer では、 コ ン ピ ュ ー タ と JTAG バ ウ ン ダ リ ス キ ャ ンチ ェーン内のデバ イ ス

間通信に、 次のダ ウ ン ロ ー ド ケーブルを使用で き ます。 · プ ラ ッ ト フ ォーム ケーブル USB · パ ラ レルケーブル IV Analyzer には、 ロ ジ ッ ク を検証す る 多数の機能が含ま れてい ます (表 1-2)。 1 ～ 4,096 ま でのデー タ チ ャ ネル、256 ～ 131,072 ま でのサン プルバ ッ フ ァ ワ ー ド 数を選択可能です。ま た、 ユーザー ロ ジ ッ ク に影響を与えずに即座に ト リ ガーを変更で き ます。 Analyzer では、 ト リ ガー変更か ら キ ャ プチ ャ し たデー タ の解析ま でのプ ロ セ ス を順番に実行で き ます。 表 1-2 : ChipScope Pro のロ ジ ッ ク デバ ッ グ機能お よび利点 機能 利点 1 ～ 4,096 ま でのデー タ チ ャ ネルを選択可能 広範囲のデー タ バス の動作を正確にキ ャ プ チ ャ し ます。 256 ～ 131,072 ま でのサンプルバ ッ フ ァ ワー ド 数を選択可能 サンプルす る ワー ド 数を増やす と 、 精度が高 く な り 、 不定期に起 こ る イ ベン ト を キ ャ プチ ャ す る 確率が高 く な り ます。 最大 16 個の ト リ ガーポー ト を使用で き 、 それ ぞれに対 し て 1 ～ 256 ま でのチ ャ ネルを選択 可能 (合計 4096 チ ャ ネルま で) 複数の ト リ ガー ポー ト を個別に設定で き る た め、 イ ベン ト 検出の柔軟性が増加 し 、 必要にな る サンプルス ト レージが減少 し ます。 各 ト リ ガー ポー ト に最大 16 個ま での比較ユ ニ ッ ト を使用で き 、 ト リ ガー条件ご と に合計で 16 の異な る 比較を実行可能 ト リ ガー ポー ト ご と に複数の比較ユニ ッ ト が あ り 、 有用な リ ソ ース を節約す る 一方で、 イ ベ ン ト 検出の柔軟性が増加 し ます。 すべ て のデー タ お よ び ト リ ガー処理は、 最大 500MHz のユーザー ク ロ ッ ク に同期 ト リ ガー イ ベン ト 検出お よ びデー タ キ ャ プ チ ャ を高速で実行で き ます。 ト リ ガー条件に よ り ブール式ま たは最大 16 個 の比較演算子の ト リ ガー シーケ ン ス を イ ンプ リ メ ン ト ブール式ま たは 16 レベルの ト リ ガーシーケ ン サ を使用す る 最大 16 個の ト リ ガーポー ト の比 較演算子を組み合わせ る こ と がで き ます。 デー タ ス ト レージ必要条件で最大 16 個の比較 演算子のブール式を イ ンプ リ メ ン ト ブール式を使用す る 最大 16 個の ト リ ガーポー ト の比較演算子を組み合わせて、 キ ャ プチ ャ お よ び格納す る デー タサンプルを決定で き ます。 ユーザーロ ジ ッ ク に影響を与えずに、シ ス テ ム 内で ト リ ガー条件お よ び ス ト レ ージ必要条件 を変更可能 ロ ジ ッ ク 解析のためにデザ イ ン を シ ン グル ス テ ッ プ ま たは停止す る 必要はあ り ません。 操作が容易な GUI を提供 簡単に適切なオプシ ョ ン を選択で き ます。 各デバ イ ス に、 最大 15 個の ILA、VIO ま たは ATC2 コ ア を使用可能 ロ ジ ッ ク を分割で き 、 大規模デザ イ ンの小セ ク シ ョ ン を テ ス ト で き る ため、 高精度の結果を得 る こ と がで き ます。 複数の ト リ ガー設定 よ り 正確かつ柔軟に、 イ ベン ト の一致 と 範囲、 お よ び時間 と その数を記録 し ます。 ザ イ リ ン ク ス ウ ェ ブ サ イ ト か ら ダ ウ ン ロ ー ド 可能 こ れ ら のツールには、ChipScope ス イ ー ト か ら 簡単にア ク セ ス で き ます。[239 ページの リ フ ァ レ ン ス 17 を参照]

デザイ ン

フ ロー

ChipScope Pro ツールのデザ イ ン フ ロ ー (図 1-2) は、 一般的な HDL 合成ツールお よ び ISE イ ンプ リ メ ン テーシ ョ ン ツールを使用す る すべての標準的な FPGA デザ イ ン フ ロ ーの一部 と し て簡単に 実行で き ます。

エ ンベデ ッ ド

プ ロ セ ッ サおよび

_DSP

ツール

フ ローでの

_{ChipScope Pro}

コ アの使用

コ ア (ICON、ILA、IBA、VIO、 お よ び ATC2) は、 エンベデ ッ ド プ ロ セ ッ サお よ び DSP デザ イ ン 向けの EDK お よ び System Generator for DSP ツール フ ロ ーで も 使用で き ます。 ChipScope Pro コ ア の 使用方法 は、EDK Platform Studio [239 ペー ジ の リ フ ァ レ ン ス 14 を 参照]お よ び System Generator for DSP [239 ページの リ フ ァ レ ン ス 18 を参照] の資料を参照 し て く だ さ い。

X-Ref Target - Figure 1-2

図 1-2 : ChipScope Pro ツールのデザイ ン フ ロー 㻵㻯㻻㻺䚸㻵㻸㻭䚸㻌 㻵㻮㻭㻛㻻㻼㻮䚸 㻵㻮㻭㻛㻼㻸㻮䚸 㼂㻵㻻䚸䜎䛯䛿 㻭㼀㻯㻞㻌䝁䜰䜢⏕ᡂ ⏕ᡂ 㻵㻯㻻㻺䚸㻵㻸㻭䚸㻭㼀㻯㻞㻌䝁䜰 䜢ྜᡂ䝕䝄䜲䞁䛻ᤄධ 㻔㻚㼚㼓㼏㻌䜎䛯䛿㻌㻱㻰㻵㻲㻌䝛䝑䝖 䝸䝇䝖㻕

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ChipScope Pro コ アの概要

ChipScope Pro

コ アの概要

ICON

コ ア

すべての コ アは、JTAG バ ウ ン ダ リ ス キ ャ ン ポー ト を使用 し 、JTAG ダ ウ ン ロ ー ド ケーブルを介 し て ホ ス ト コ ン ピ ュ ー タ と 通信 し ます。 ICON コ アは、 タ ーゲ ッ ト FPGA の JTAG バ ウ ン ダ リ ス キ ャ ンポー ト と 最大 15 個の ILA、IBA、IBA、VIO、 お よ び ATC2 コ ア間の通信パ ス を提供 し ま す (16 ページの図 1-1を参照)。

Spartan-3、Spartan-3E、Spartan-3A、 お よ び Spartan-3A DSP フ ァ ミ リ デバ イ ス の場合、ICON コ アは BSCAN プ リ ミ テ ィ ブを介 し た通信に USER1 ま たは USER2 JTAG バ ウ ン ダ リ ス キ ャ ン命令 を使用 し ます。ま た、BSCAN プ リ ミ テ ィ ブの未使用 USER1 ま たは USER2 ス キ ャ ンチ ェーンは、 必要に応 じ てエ ク ス ポー ト し 、 アプ リ ケーシ ョ ン で使用で き ます。

その他のデバ イ ス の場合、BSCAN プ リ ミ テ ィ ブ を介 し て使用可能な USER1、USER2、USER3、 ま たは USER4 ス キ ャ ンチ ェ ーン のいずれか を使用 し ます。各 BSCAM プ リ ミ テ ィ ブで 1 つの ス キ ャ ンチ ェ ーンが イ ンプ リ メ ン ト さ れ る ので、 未使用の USER ス キ ャ ンチ ェーン を エ ク ス ポー ト す る 必要はあ り ません。

ILA

コ ア

ILA コ アは、 カ ス タ マ イ ズ可能な ロ ジ ッ ク アナ ラ イ ザコ アで、 デザ イ ンに含ま れ る 任意の内部信 号を監視で き ます。 ILA コ アは監視中のデザ イ ンに同期 し てお り 、 こ の コ ア内の コ ン ポーネ ン ト に も 、 デザ イ ンに指定 し たすべての ク ロ ッ ク 制約が適用 さ れます。 ILA コ アは、 主に 3 つの コ ン ポー ネ ン ト で構成 さ れてい ます。 · ト リ ガー入力お よ び出力 ロ ジ ッ ク ¨ ト リ ガー入力 ロ ジ ッ ク は、 ト リ ガーイ ベン ト を検出 し ます。 ¨ ト リ ガー出力 ロ ジ ッ ク は、 外部テ ス ト 装置お よ びその他の ロ ジ ッ ク を ト リ ガー し ます。 · デー タ キ ャ プチ ャ ロ ジ ッ ク ¨ オンチ ッ プのブ ロ ッ ク RAM リ ソ ース を使用 し て ト レースデー タ 情報を キ ャ プチ ャ し 、そ の情報を格納 し ます。 · 制御お よ びス テー タ ス ロ ジ ッ ク ¨ ILA コ アの動作を管理 し ます。

ILA

ト リ ガー入力ロ ジ ッ ク

ILA コ アの ト リ ガー機能には、 ト リ ガーイ ベン ト 検出に必要な多 く の機能が含まれます。こ れ ら の 機能は、表 1-3に記載 さ れてい ます。 表 1-3 : ILA コ アの ト リ ガー機能 機能 説明 ワ ー ド 数の大 き な ト リ ガーポー ト 各 ト リ ガーポー ト は 1 ～ 256 ビ ッ ト 幅に設定で き ます。 複 数 の ト リ ガ ー ポー ト 各 コ アで最大 16 個ま ですの ト リ ガー ポー ト を使用で き ます。複数の比較 ユニ ッ ト を使用 し て さ ま ざ ま な信号ま たはバ ス を監視す る 必要があ る 複雑 なシ ス テ ムでは、 複数の ト リ ガーポー ト を使用す る 必要があ り ます。 各 ト リ ガー ポー ト に 複 数 の 比 較 ユ ニ ッ ト 各 ト リ ガーポー ト は、最大 16 個ま での比較ユニ ッ ト に接続で き ます。こ の 機能に よ り 、 複数の ト リ ガーポー ト 信号を比較で き ます。 ブ ー ル 式 の ト リ ガー条件 ト リ ガー条件は、最大 16 個の比較ユニ ッ ト 演算子の AND ま たは OR ブー ル式で表す こ と がで き ます。 複数 レ ベルの ト リ ガーシーケ ンサ ト リ ガー条件は、最大 16 個の比較ユニ ッ ト 演算子の複数レベルの ト リ ガー シーケ ンサで表す こ と がで き ます。 ブ ー ル 式 の ス ト レージ必要条件 ス ト レージ必要条件は、 最大 16 個の比較ユニ ッ ト 演算子の AND ま たは OR ブール式で表現で き ます。

ChipScope Pro コ アの概要 比較ユニ ッ ト タ イ プの選択 ト リ ガーポー ト に接続 さ れ る 比較ユニ ッ ト は、 次のいずれかの タ イ プ と な り ます。 · 基本 コ ンパレー タ ¨ = お よ び <> 比較を実行 ¨ LUT4a_{ベース のデバ イ ス で ス ラ イ ス ご と に最大 8 ビ ッ ト ま で比較} ¨ Virtex-5 お よ び Spartan-6 デバ イ ス で ス ラ イ ス ご と に最大 19 ビ ッ ト ま で比較 ¨ LUT6b_{ベース のデバ イ ス で ス ラ イ ス ご と に最大 20 ビ ッ ト ま で比較} · 基本 コ ンパレー タ (エ ッ ジ付 き) ¨ = お よ び <> 比較を実行

¨ High か ら Low お よ び Low か ら High のビ ッ ト 遷移を検出

¨ LUT4 ベース のデバ イ ス で ス ラ イ ス ご と に最大 4 ビ ッ ト ま で比較 ¨ LUT6 ベース のデバ イ ス で ス ラ イ ス ご と に最大 8 ビ ッ ト ま で比較 · 拡張 コ ンパレー タ ¨ =、<>、>、>=、<、 お よ び <= 比較を実行 ¨ LUT4 ベース のデバ イ ス で ス ラ イ ス ご と に最大 2 ビ ッ ト ま で比較 ¨ LUT6 ベース のデバ イ ス で ス ラ イ ス ご と に最大 8 ビ ッ ト ま で比較 · 拡張 コ ンパレー タ (エ ッ ジ付 き) ¨ =、<>、>、>=、<、 お よ び <= 比較を実行

¨ High か ら Low お よ び Low か ら High のビ ッ ト 遷移を検出

¨ LUT4 ベース のデバ イ ス で ス ラ イ ス ご と に最大 2 ビ ッ ト ま で比較

¨ LUT6 ベース のデバ イ ス で ス ラ イ ス ご と に最大 8 ビ ッ ト ま で比較

· 範囲 コ ンパレー タ

¨ =、<>、>、>=、<、、<=、in range、 お よ び not in rage 比較を実行

¨ LUT4 ベース のデバ イ ス で ス ラ イ ス ご と に最大 1 ビ ッ ト ま で比較

¨ LUT6 ベース のデバ イ ス で ス ラ イ ス ご と に最大 4 ビ ッ ト ま で比較

· 範囲 コ ンパレー タ (エ ッ ジ付 き)

¨ =、<>、>、>=、<、、<=、in range、 お よ び not in rage 比較を実行

¨ High か ら Low お よ び Low か ら High のビ ッ ト 遷移を検出

¨ LUT4 ベース のデバ イ ス で ス ラ イ ス ご と に最大 16 ビ ッ ト ま で比較 ¨ LUT6 ベース のデバ イ ス で ス ラ イ ス ご と に最大 4 ビ ッ ト ま で比較 1 つの ト リ ガー ポー ト に接続 さ れたすべての比較ユニ ッ ト は、 すべて同一 タ イ プ と な り ます。 表 1-3 : ILA コ アの ト リ ガー機能 (続き) 機能 説明

イ ベン ト カ ウ ン タ の比較演算子の 選択 ト リ ガーポー ト のすべての比較ユニ ッ ト は、 イ ベン ト カ ウ ン タ と 共に コ ン フ ィ ギ ュ レーシ ョ ンで き 、カ ウ ン タ のサ イ ズは 1 ～ 32 ビ ッ ト で選択可能で す。こ のカ ウ ン タ は、次の方法で イ ベン ト を カ ウ ン ト す る よ う に、動作時に コ ン フ ィ ギ ュ レーシ ョ ンで き ます。 · 厳密に n 回 ¨ 厳密に n 回の連続的あ る いは非連続的な イ ベン ト が発生す る と き のみ一致 · 最低 n 回発生 し た場合のみ ¨ 最低 n 回の連続的あ る いは非連続的な イ ベン ト が発生す る と 一致 し 、 アサー ト を保持 · 最低 n 回連続的に発生 し た場合のみ ¨ n 回の連続的な イ ベン ト が発生す る と 一致 し 、 比較演算子を満た さ な く な る ま でアサー ト を保持 ト リ ガー出力 ポー ト オプシ ョ ンの ト リ ガー出力ポー ト を使用す る と 、ILA コ アの内部 ト リ ガー 条件にア ク セ ス で き ます。こ の信号は、 出力ピ ンに接続す る こ と に よ っ て、 外部テ ス ト 装置用の ト リ ガー と し て使用で き ます。 内部 ロ ジ ッ ク の割 り 込みま たは ト リ ガー と し て、 あ る いは複数の ILA コ ア のカ ス ケー ド 接続用に も 使用可能です。 ILA コ アの ト リ ガ出力ポー ト には、10 ク ロ ッ クサ イ ク ルの レ イ テ ン シが含 まれます。 ト リ ガ出力の レベル/パルスお よ びア ク テ ィ ブ エ ッ ジ (High ま たは Low) は、 動作時に制御で き ます。

a. LUT4 ベース のデバ イ スフ ァ ミ リ には、Spartan-3、Spartan-3E、Spartan-3A、Spartan-3A DSP、 お よ び

Virtex-4 FPGA が含まれます。

b. LUT6 ベース のデバ イ スフ ァ ミ リ には、Virtex-5、Virtex-6、Spartan-6、Artix™-7、Kintex™-7、Virtex-7 FPGA (お よ び こ れ ら の フ ァ ミ リ のデバ イ ス) が含ま れます。

表 1-3 : ILA コ アの ト リ ガー機能 (続き)

ChipScope Pro コ アの概要 複数の ト リ ガーポー ト の使用 デザ イ ンで異な る タ イ プの信号ま たはバ ス を監視で き る よ う にす る には、複数の ト リ ガーポー ト が 必要 と な り ます。た と えば、 デザ イ ンで制御、 ア ド レ ス、 お よ びデー タ 信号を含む内部シ ス テ ムバ ス を使用 し てい る 場合、 こ れ ら にそれぞれ ト リ ガーポー ト を割 り 当てて、 各信号グループ を監視で き ます (図 1-3)。 こ れ ら の信号お よ びバ ス を 1 つの ト リ ガーポー ト に接続す る と 、 ア ド レ スバ ス が指定 さ れた範囲 内にあ る か を確認 し てい る 間、CE、WE、 お よ び OE 信号の各ビ ッ ト 遷移は監視で き ません。さ ま ざ ま な タ イ プの比較ユニ ッ ト か ら 選択可能であ る ため、 最低限の リ ソ ース を使用 し なが ら 、 必要な ト リ ガー向けに ILA コ ア を カ ス タ マ イ ズで き ます。

X-Ref Target - Figure 1-3

図 1-3 : LA コ アの接続例 ẚ㍑䝴䝙䝑䝖㻌㻹㻜 㻔㻮㼍㼟㼕㼏㻌㼣㻛㼑㼐㼓㼑㼟㻕㻌 ẚ㍑䝴䝙䝑䝖㻌㻹㻝 㻔㻮㼍㼟㼕㼏㻌㼣㻛㼑㼐㼓㼑㼟㻕 ẚ㍑䝴䝙䝑䝖㻌㻹㻞 㻔㻮㼍㼟㼕㼏㻕 ẚ㍑䝴䝙䝑䝖㻌㻹㻟 㻔㻮㼍㼟㼕㼏㻕 ẚ㍑䝴䝙䝑䝖㻌㻹㻠 㻔㻾㼍㼚㼓㼑㻕 ẚ㍑䝴䝙䝑䝖㻌㻹㻡 㻔㻮㼍㼟㼕㼏㻌㼣㻛㼑㼐㼓㼑㼟㻕 䝖䝸䜺䞊 ᮲௳ 䝇䝖䝺䞊䝆 ᚲせ᮲௳ 䝕䞊䝍 䜻䝱䝥䝏䝱 ไᚚ 䝕䞊䝍 䜻䝱䝥䝏䝱 䝯䝰䝸 㼀㻾㻵㻳㻜 㼀㻾㻵㻳㼋㻻㼁㼀 㼀㻾㻵㻳㻝 㼀㻾㻵㻳㻞 㼀㻾㻵㻳㻟 㻵㻸㻭㻌䝁䜰 ๭䜚㎸䜏 䜽䝻䝑䜽 㻯㻱䚸㼃㻱䚸㻻㻱 䜰䝗䝺䝇 䝕䞊䝍 ㏣ຍ䝖䝸䜺䞊 㻟 㻞㻠 㻟㻞 㻝 㻢㻜 㼕㼘㼍㼋㼜㼞㼛㼋㼏㼛㼚㼚㼑㼏㼠㼕㼛㼚㼋㼑㼤㼍㼙㼜㼘㼑㼋㻜㻣㻜㻣㻜㻠 㼚

ト リ ガー条件およびス ト レージ必要条件の使用 ILA コ アでは、 ト リ ガー条件 ロ ジ ッ ク お よ びス ト レージ必要条件 ロ ジ ッ ク の両方が イ ンプ リ メ ン ト さ れます。ト リ ガー条件は、 コ アの ト リ ガーポー ト に接続 さ れてい る 比較ユニ ッ ト コ ンパレー タ で 検出 さ れ る イ ベン ト のブール式ま たはシーケ ン シ ャ ルな組み合わせです。 ト リ ガー条件は、 デー タ キ ャ プチ ャ ウ ィ ン ド ウ で明確な開始点を示すために使用 さ れ、 デー タ キ ャ プチ ャ ウ ィ ン ド ウ の開 始点、 終了点、 あ る いは任意の位置に指定で き ます。 同様に、 ス ト レージ必要条件 も 、 コ アの ト リ ガーポー ト に接続 さ れてい る 比較ユニ ッ ト コ ンパレー タ で検出 さ れ る イ ベン ト のブール式組み合わせです。ただ し 、 こ の条件は、 個別のデー タサンプル を キ ャ プチ ャ お よ び格納す る か を決定す る ために、 ト リ ガーポー ト の比較ユニ ッ ト の イ ベン ト を評 価す る 点で ト リ ガー条件 と 異な り ます。ト リ ガー条件お よ びス ト レージ必要条件を共に使用 し 、キ ャ プチ ャ プ ロ セ ス の開始時 と キ ャ プチ ャ す る デー タ を決定で き ます。 23 ページの図 1-3の ILA コ ア例で、 次を実行す る と し ます。 · Address = 0xFF0000 への最初の メ モ リ 書 き 込みサ イ ク ル (CE = 立ち上が り エ ッ ジ、WE = 1、 OE = 0) で ト リ ガー · デー タ 値が 0x00000000 ～ 0x1000FFFF の間の場合に、Address = 0x23AACC か ら の メ モ リ 読み出 し サ イ ク ル (CE = 立ち上が り エ ッ ジ、WE = 0、OE = 1) のみを キ ャ プチ ャ こ れ ら の条件を正 し く イ ンプ リ メ ン ト す る には、TRIG0 お よ び TRIG1 ト リ ガーポー ト の両方にそ れぞれ比較ユニ ッ ト 2 個 (ト リ ガー条件用 1 個 と ス ト レージ必要条件用 1 個) が接続 さ れてい る こ と を確認す る 必要があ り ます。次に、 ト リ ガーお よ びス ト レージ必要条件の設定方法 と それ ら の条 件を満たすための各比較ユニ ッ ト の設定方法を示 し ます。 · ト リ ガー条件 = M0 && M2 ¨ M0[2:0] = CE、WE、OE = “R10” (R は立ち上が り エ ッ ジ を示す) ¨ M2[23:0] = ア ド レ ス = “F0000” · ス ト レージ必要条件 = M1 && M3 && M4 ¨ M1[2:0] = CE、WE、OE = “R10” (R は立ち上が り エ ッ ジ を示す) ¨ M3[23:0] = ア ド レ ス = “23AACC” ¨ M4[31:0] = デー タ = 範囲は 0x00000000 ～ 0x1000FFFF

ILA、IBA/OPB、 お よ び IBA/PLB コ アの ト リ ガーお よ び ス ト レージ必要条件を設定す る こ と に よ り 、オンチ ッ プ メ モ リ リ ソ ース を浪費せずに、必要な情報のみを正確に検索 し 、キ ャ プチ ャ で き ます。

ILA

ト リ ガー出力ロ ジ ッ ク

ILA コ アでは TRIG_OUT と 呼ばれ る ト リ ガー出力ポー ト が イ ンプ リ メ ン ト さ れます。 TRIG_OUT

ポー ト は、Analyzer を使用 し て動作時に設定 さ れ る ト リ ガー条件の出力です。ト リ ガー出力の レベ ル/パル ス お よ びア ク テ ィ ブエ ッ ジ (High ま たは Low) は、 動作時に制御で き ま す。入力 ト リ ガー ポー ト に対す る TRIG_OUT の レ イ テ ン シは、10 ク ロ ッ クサ イ ク ルです。 TRIG_OUT ポー ト は非常に柔軟性があ り 、 多用途に使用で き ます。こ のポー ト をデバ イ ス ピ ン に 接続 し 、 オシ ロ ス コ ープお よ び ロ ジ ッ ク アナ ラ イ ザな ど の外部テ ス ト 装置を ト リ ガーで き ます。ま た、デバ イ ス に組み込まれた PowerPC® ま たは MicroBlaze™ プ ロ セ ッ サの割 り 込み ラ イ ンに接続 す る と 、 ソ フ ト ウ ェ ア イ ベン ト を発生 さ せ る こ と がで き ま す。さ ら に、 別の コ ア の ト リ ガー入力 ポー ト に接続す る と 、 オンチ ッ プデバ ッ グ ソ リ ュ ーシ ョ ンの ト リ ガーお よ びデー タ キ ャ プチ ャ 機 能を拡張で き ます。

ChipScope Pro コ アの概要

ILA

デー タ

キ ャ プ チ ャ

ロ ジ ッ ク

各 ILA コ アは、 オンチ ッ プブ ロ ッ ク RAM リ ソ ース を使用 し て、 デザ イ ン に含ま れ る その他すべ ての コ アか ら 独立 し てデー タ を キ ャ プチ ャ で き ます。ま た、[Window] ま たは [N Samples] のいず れかのキ ャ プチ ャ モー ド でデー タ を キ ャ プチ ャ で き ます。 [Window] キ ャ プ チ ャ モー ド こ のモー ド では、 サ ン プルバ ッ フ ァ を 1 つま たは複数の等サ イ ズのサ ン プル ウ ィ ン ド ウ に分割で き ます。こ のモー ド の場合、1 つの ト リ ガー条件 イ ベン ト (個々の ト リ ガー比較ユニ ッ ト イ ベン ト のブール式組み合わせ) を使用 し て、 サンプル ウ ィ ン ド ウ を満たすのに十分なデー タ が収集 さ れま す。 サンプルウ ィ ン ド ウ の ワー ド 数が 131,072 サンプルま での 2 のべ き 乗の場合、ト リ ガー位置はサン プル ウ ィ ン ド ウ の開始点 (最初に ト リ ガー し てか ら デー タ を収集)、 終了点 (ト リ ガー イ ベン ト ま で デー タ を収集)、 ま たはそれ ら 2 点間の任意の位置に設定で き ます。 ウ ィ ン ド ウ の ワー ド 数が 2 のべ き 乗以外の場合、 ト リ ガー位置はサンプルウ ィ ン ド ウ の開始位置に のみ設定で き ます。 サンプルウ ィ ン ド ウ が満た さ れ る と 、ILA コ アで ト リ ガー条件が自動的に再設定 さ れ、 ト リ ガー条 件 イ ベン ト が継続 し て監視 さ れます。こ のプ ロ セ ス は、サンプルバ ッ フ ァ のすべてのサンプルウ ィ ン ド ウ が満た さ れ る か、 ユーザーが ILA コ ア を停止す る ま で繰 り 返 さ れます。 [N Samples] キ ャ プ チ ャ モー ド こ のモー ド は、 ウ ィ ン ド ウ キ ャ プチ ャモー ド と 類似 し てい ますが、 次の 2 点が異な り ます。 · ウ ィ ン ド ウ ご と のサンプル数は、1 ～ （サンプルバ ッ フ ァ サ イ ズ - 1）の範囲で、 任意の整数 N に設定可能 · ト リ ガー位置は常に ウ ィ ン ド ウ の位置 0 に設定 こ のモー ド は、 キ ャ プチ ャ ス ト レージ リ ソ ー ス を浪費せずに、 各 ト リ ガーで必要なサ ン プル数の みを キ ャ プチ ャ す る 場合に役立ち ます。 ト リ ガー マー ク ト リ ガーイ ベン ト と 一致す る サンプルウ ィ ン ド ウ内のデー タ サンプルには、 ト リ ガーマー ク が付 け ら れ ます。こ の ト リ ガーマー ク に よ っ て、 ウ ィ ン ド ウ 内の ト リ ガー位置が Analyzer に伝え ら れ ます。ト リ ガーマー ク は、 サンプルバ ッ フ ァ 内の 1 サンプルに対 し て 1 ビ ッ ト を使用 し ます。 デー タ ポー ト ト リ ガー機能を実行す る ト リ ガーポー ト と は別のポー ト 上のデー タ を キ ャ プチ ャ で き ます。こ の機 能は、 コ アの ト リ ガーに使用 さ れ る 情報 と 同 じ 情報のキ ャ プチ ャ お よ び確認が有用ではな く 、 キ ャ プチ ャ す る デー タ 量を比較的少ない量に制限す る 際に役立ち ます。 ただ し 、 通常は、 コ アの ト リ ガーに使用 さ れ る デー タ と 同一デー タ のキ ャ プチ ャ お よ び確認が有用 です。こ の よ う な場合、 デー タ が 1 つま たは複数の ト リ ガーポー ト で構成 さ れ る よ う に選択で き ま す。こ の機能に よ り 、キ ャ プチ ャ に必要な ト リ ガー情報を選択で き る 柔軟性を活用 し なが ら 、 リ ソ ー ス を節約で き ます。

ILA

制御およびス テー タ ス

ロ ジ ッ ク

ILA コ アには、コ アの通常動作を維持す る ために使用す る 制御お よ びス テー タ ス ロ ジ ッ ク が少数含 まれ ます。 ILA コ ア を適切に認識 し 、 通信す る のに必要なすべての ロ ジ ッ ク が制御お よ びス テー タ ス ロ ジ ッ ク に よ っ て イ ンプ リ メ ン ト さ れます。

VIO

コ ア

Virtual Input/Output (VIO) は、 内部 FPGA 信号を即時に監視お よ び駆動で き る カ ス タ マ イ ズ可能 な コ アです。 ILA コ ア と は違い、 オンチ ッ プ RAM やオ フチ ッ プ RAM は必要あ り ません。 VIO コ

アでは、 次の 4 種類の信号が使用で き ます。 · 非同期入力 ¨ JTAG ケーブルか ら 駆動 さ れ る JTAG ク ロ ッ ク 信号を使用 し てサンプ リ ン グ さ れます。 ¨ 入力値は定期的に読み戻 さ れ、ChipScope Analyzer で表示 さ れます。 · 同期入力 ¨ デザ イ ン ク ロ ッ ク を使用 し てサンプ リ ン グ さ れます。 ¨ 入力値は定期的に読み戻 さ れ、ChipScope Analyzer に表示 さ れます。 · 非同期出力 ¨ ユーザーが Analyzer で定義す る 信号で、 コ アか ら 周辺デザ イ ンへ駆動 さ れます。 ¨ 各非同期出力に対 し て、 ロ ジ ッ ク 0 ま たは 1 が定義可能です。 · 同期出力 ¨ ユーザーが Analyzer で定義す る 信号で、デザ イ ン ク ロ ッ ク に動機 し てお り 、 コ アか ら 周 辺デザ イ ンへ駆動 さ れます。 ¨ 各同期出力に対 し て、 ロ ジ ッ ク 1 ま たは 0 が定義可能です。ま た、1 お よ び 0 の両方ま た はいずれかの 16 ク ロ ッ クサ イ ク ル分のパルス列を同期出力に指定で き ます。

ア ク テ ィ ビ テ ィ 検出器

VIO コ ア入力には、入力の遷移を キ ャ プチ ャ す る ためのセルが別にあ り ます。デザ イ ン ク ロ ッ ク が ChipScope Analyzer のサンプル周期 よ り も 速い こ と がほ と ん ど なので、連続す る サンプル間で信号 の遷移を何度 も 監視で き ます。ア ク テ ィ ビ テ ィ 検出器は こ の動作を検出 し 、 結果 と 値を ChipScope Analyzer に表示 し ます。 同期入力の場合は、 非同期 イ ベン ト と 同期 イ ベン ト を監視す る ア ク テ ィ ビ テ ィ セルが使用 さ れ ま す。こ の機能は、 同期信号上でのグ リ ッ チや同期遷移を検出す る 場合に も 使用で き ます。

パルス列

VIO の同期出力すべてに、 ス タ テ ィ ッ ク 1、 ス タ テ ィ ッ ク 0、 ま たは連続す る 値のパルス列を出力 す る 機能があ り ます。パル ス列 と は、 連続 し たデザ イ ン ク ロ ッ ク サ イ ク ルで コ アか ら 駆動 さ れ る 、 16 ク ロ ッ ク サ イ ク ル分の 1 お よ び 0 のシーケ ン ス です。パルス列シーケ ン ス は、Analyzer で定義 さ れ、 コ アに読み込まれた後 1 度だけ実行で き ます。

ChipScope Pro コ アの概要

ATC2

コ ア

ATC2 (Agilent Trace Core 2) は、 カ ス タ マ イ ズ可能なデバ ッ グ キ ャ プチ ャ コ ア で あ り 、 最新の

Agilent 社 ロ ジ ッ ク アナ ラ イ ザ と 機能す る よ う に設計 さ れてい ま す。 ATC2 コ アに よ っ て、 外部の Agilent 社 ロ ジ ッ ク アナ ラ イ ザか ら FPGA デザ イ ン内部のネ ッ ト へア ク セ ス で き ます (図 1-4)。

ATC2

コ アのデー タ

パスについて

ATC2 コ アのデー タパ スは、 次で構成 さ れてい ます。 · ユーザー FPGA デザ イ ンに接続 さ れ る 、 実行時に選択可能な最大 64 個の入力信号バン ク · Agilent 社 ロ ジ ッ ク アナ ラ イ ザのプ ロ ーブコ ネ ク タ に接続 さ れ る 最大 64 個の出力デー タ ピ ン · オプシ ョ ン と し て、各出力デー タ ピ ンで使用可能な 2 倍の TDM (Time-Division Multiplexing) があ り 、 こ れを使用す る と 個々の信号バン ク 幅を 64 か ら 2 倍の 256 ビ ッ ト にで き ます。 · 非同期 タ イ ミ ン グお よ び同期ス テー ト キ ャ プチ ャ モー ド を共にサポー ト · それぞれの出力デー タ ピ ンに対 し て、 有効な I/O 規格、 駆動電流、 お よ び出力スルー レー ト をサポー ト · Agilent 社のプ ロ ーブ接続技術をサポー ト [239 ページの リ フ ァ レ ン ス 24 を参照] 動作時に使用可能なデー タプ ロ ーブポ イ ン ト の最大数は、 次の式で求め ら れます。 (64デー タ ポー ト) * (デー タ ポー ト ご と に 64 ビ ッ ト) * (2x TDM) = 8,192 プ ロ ーブポ イ ン ト

ATC2

コ アのデー タ

キ ャ プ チ ャ および実行時の制御

外部の Agilent 社 ロ ジ ッ ク アナ ラ イ ザ を使用 し 、ATC2 コ ア を通過す る デー タ を ト リ ガーお よ び キ ャ プチ ャ し ます。こ れに よ り 、ATC2 コ アが示す内部デザ イ ン ノ ー ド が よ り わか り やす く な る だ けでな く 、Agilent 社 ロ ジ ッ ク アナ ラ イ ザの複雑な ト リ ガー、 ワー ド 数の多い ト レース メ モ リ 、 お よ びシ ス テ ム レベルのデー タ 相関機能を十分に活用で き ます。ま た、Agilent 社 ロ ジ ッ ク アナ ラ イ ザは、JTAG ポー ト 接続を介 し て ATC2 コ ア と 通信す る こ と に よ っ て、 動作時にア ク テ ィ ブデー タ ポー ト 選択を制御す る 場合に も 使用 さ れます (図 1-4)。

X-Ref Target - Figure 1-4

図 1-4 : ATC2 コ アお よびシ ス テムブ ロ ッ ク図 㻝㻌䡚㻌㻌㻟㻞㻌ಶ䛾䝞䞁䜽 _{㻝㼤㻌䜎䛯䛿㻌㻞㼤㻌㼀㻰㻹} 䝥䝻䞊䝤 䝁䝛䜽䝍 㻵㻯㻻㻺㻌䝁䜰 㻭㼀㻯㻞㻌䝁䜰 㻲㻼㻳㻭 㻼㻯㻮 䝴䞊䝄䞊 䝕䝄䜲䞁 㻞㻡㻢 㻞㻡㻢 㻞㻡㻢 㻢㻠 㻞㻡㻢 㻶㼀㻭㻳㻌䜿䞊䝤䝹 㻶㼀㻭㻳 㻭㼓㼕㼘㼑㼚㼠㻌䝻䝆䝑䜽㻌䜰䝘䝷䜲䝄 㻸㻼㼀㻌䜎䛯䛿㻌㼁㻿㻮 䝥䝻䞊䝤 㼁㻳㻜㻞㻥㼋㼍㼠㼏㻞㼋㼎㼘㼛㼏㼗㼋㼐㼕㼍㼓㼞㼍㼙㼋㻜㻞㻝㻢㻝㻜

IBERT

コ ア

IBERT コ アには、 制御、 監視、 ト ラ ン シーバパ ラ メ ー タ の変更、 お よ びビ ッ ト エ ラ ー比率テ ス ト を実行す る すべての ロ ジ ッ ク が含まれてい ます。 IBERT コ アには、主に 3 つの コ ン ポーネ ン ト があ り ます。 · BERT ロ ジ ッ ク ¨ BERT ロ ジ ッ ク は ト ラ ン シーバ コ ン ポーネ ン ト を イ ン ス タ ン シエー ト し 、 パ タ ーン ジ ェ ネ レ ー タ お よ びチ ェ ッ カーを含んでい ま す。単純な ク ロ ッ ク タ イ プパ タ ーン か ら PRBS (Pseudo Random Bit Sequence) パ タ ーンやフ レーム付 き カ ウ ン タ パ タ ーン ま で さ ま ざ ま なパ タ ーン を使用で き ます。 · ダ イ ナ ミ ッ ク リ コ ン フ ィ ギ ュ レーシ ョ ンポー ト (DRP) ロ ジ ッ ク ¨ 各 ト ラ ン シーバには、 ダ イ ナ ミ ッ ク リ コ ン フ ィ ギ ュ レーシ ョ ン ポー ト (DRP) があ り 、 ト ラ ン シ ーバ の属性 を シ ス テ ム で変更 で き ま す。 すべ て の属性お よ び DRP ア ド レ ス は IBERT コ アで読み出 し/書 き 込み可能です。各 ト ラ ン シーバの DRP は、 個別にア ク セ ス で き ます。 · 制御お よ びス テー タ ス ロ ジ ッ ク ¨ IBERT コ アの動作を管理 し ます。

IBERT

デザイ ン

フ ロー

IBERT は内蔵型デザ イ ン の た め、 デザ イ ン フ ロ ーは非常に単純です。ChipScope IBERT Core Generator を使用 し て Virtex-5 デバ イ ス向けの IBERT コ アデザ イ ン を生成す る と 、 デザ イ ンデ ィ レ ク ト リ お よ び BIT フ ァ イ ル名が指定 さ れ、 オプシ ョ ンが選択 さ れ、 ビ ッ ト ス ト リ ーム生成を含む イ ンプ リ メ ン テーシ ョ ンフ ロ ーすべてが ワ ン ス テ ッ プで実行 さ れます。

Virtex-6 お よ び Spartan-6 デバ イ ス の IBERT コ アデザ イ ン を生成す る デザ イ ンフ ロ ーは、 ザ イ リ ン ク ス CORE Generator を使用す る と い う 点を除 き 類似 し てい ます。主な違いは、 デザ イ ンデ ィ レ ク ト リ と デバ イ ス 情報がザ イ リ ン ク ス の CORE Generator プ ロ ジ ェ ク ト で指定 さ れ る と い う 点で す。両方の場合で、IBERT コ アのデザ イ ン BIT フ ァ イ ルを生成す る ために別のザ イ リ ン ク ス ソ フ ト ウ ェ ア を実行す る 必要はあ り ません。

IBERT

の機能

IBERT コ アの機能は、 タ ーゲ ッ ト にす る FPGA デバ イ ス のアーキ テ ク チ ャ に よ っ て異な り ます。 サポー ト さ れ る MGT 機能は、 次の と お り です。

· Virtex-5 FPGA GTP お よ び GTX ト ラ ン シーバ用 IBERT v1.0 コ ア (31 ページの表 1-5) ¨ 差動ス イ ン グ、 エン フ ァ シ ス、RX イ コ ラ イ ゼーシ ョ ン、 お よ び DFE を含む PMA (物理 媒体接続部) の完全制御 ¨ 実行時に ラ イ ンレー ト お よ び リ フ ァ レ ン ス ク ロ ッ ク ソ ース を変更可能 ¨ ループバ ッ ク お よ び 8B/10B エン コー ド の イ ネーブル/デ ィ ス エーブルを含む PCS サポー ト (制限あ り)。ク ロ ッ ク コ レ ク シ ョ ンお よ びチ ャ ネルボ ンデ ィ ン グはサポー ト さ れてい ません。 ¨ GTP ト ラ ン シーバに 2 バ イ ト フ ァ ブ リ ッ ク 幅、GTX ト ラ ン シーバに 4 バ イ ト フ ァ ブ リ ッ ク 幅

· Virtex-5 FPGA GTX ト ラ ン シーバ用 IBERT v2.0 コ ア (32 ページの表 1-6)

¨ 差動ス イ ン グ、 エン フ ァ シ ス、RX イ コ ラ イ ゼーシ ョ ン、 お よ び DFE を含む PMA (物理

ChipScope Pro コ アの概要

¨ 実行時に ラ イ ンレー ト を変更可能

¨ ループバ ッ ク を含む制限付 き PCS サポー ト (8b/10b エン コ ー ド 、 ク ロ ッ ク コ レ ク シ ョ ン、 お よ びチ ャ ネルボ ンデ ィ ン グはサポー ト さ れてい ません。)

¨ 40 ビ ッ ト の フ ァ ブ リ ッ クデー タ 幅 (4 バ イ ト モー ド)

· Virtex-6 FPGA GTX ト ラ ン シーバ用 IBERT v2.0 コ ア (33 ページの表 1-7)

¨ 差動ス イ ン グ、 エン フ ァ シ ス、RX イ コ ラ イ ゼーシ ョ ン、 お よ び DFE を含む PMA の完全 制御 ¨ 実行時に ラ イ ンレー ト を変更可能 ¨ 生成時に リ フ ァ レ ン ス ク ロ ッ ク ソ ース を設定可能 ¨ ループバ ッ ク を含む制限付 き PCS サポー ト 。パ タ ーン エン コ ー ド 、 ク ロ ッ ク コ レ ク シ ョ ン、 お よ びチ ャ ネルボ ンデ ィ ン グはサポー ト さ れてい ません。

· Virtex-6 FPGA GTH ト ラ ン シーバ用 IBERT v2.0 コ ア (34 ページの表 1-8)

¨ 差動ス イ ン グ、 エン フ ァ シ ス、RX イ コ ラ イ ゼーシ ョ ン、 お よ び DFE を含む PMA の完全 制御 ¨ 生成時に リ フ ァ レ ン ス ク ロ ッ ク ソ ース を設定可能 ¨ ループバ ッ ク を含む制限付 き PCS サポー ト 。パ タ ーン エン コ ー ド 、 ク ロ ッ ク コ レ ク シ ョ ン、 お よ びチ ャ ネルボ ンデ ィ ン グはサポー ト さ れてい ません。 ¨ TX 差動ス イ ン グ ¨ TX プ リ エン フ ァ シ スお よ びポ ス ト エン フ ァ シ ス

· Spartan-6 FPGA GTP ト ラ ン シーバ用 IBERT v2.0 コ ア (35 ページの表 1-9)

¨ 差動ス イ ン グ、 エン フ ァ シ ス、RX イ コ ラ イ ゼーシ ョ ン、 お よ び DFE を含む PMA の完全 制御 ¨ 実行時に ラ イ ンレー ト を変更可能 ¨ 生成時に リ フ ァ レ ン ス ク ロ ッ ク ソ ース を設定可能 ¨ ループバ ッ ク を含む制限付 き PCS サポー ト 。パ タ ーン エン コ ー ド 、 ク ロ ッ ク コ レ ク シ ョ ン、 お よ びチ ャ ネルボ ンデ ィ ン グはサポー ト さ れてい ません。 ¨ TX 差動ス イ ン グ ¨ TX プ リ エン フ ァ シ ス

表 1-4 : Virtex-4 FPGA GT11 ト ラ ン シーバ用 IBERT v1.0 コ ア 機能 説明 複 数 の マ ル チ ギ ガ ビ ッ ト ト ラ ン シーバ 1 ～デバ イ ス で使用可能な ト ラ ン シーバ数ま で選択可能 パ タ ーンジ ェ ネ レー タ 選択 し た ト ラ ン シーバご と に 1 つのパ ターン ジ ェ ネ レー タ が使用 さ れます。基本的なパ ターンジ ェ ネ レータ を選択 し た場合は、PRBS 7、1/2X、1/10X、 およ び 1/20X の ク ロ ッ ク パ ターンが使用 さ れ、完 全なパ ターン ジ ェ ネ レー タ を選択 し た場合は上記の ク ロ ッ ク パ タ ーンに加えて、PRBS 9、11、13、15、20、29、 お よび 31 パ ター ンが使用 さ れます。 ア イ ド ルパ ターン (+K28.5、-K28.5) も 1 つあ り ます。パ ターンは、 ラ ン タ イ ム時に各 ト ラ ン シーバでそれぞれ選 択で き ます。 パ タ ーンチ ェ ッ カー 選択 し た ト ラ ン シーバご と に 1 つのパ タ ーン チ ェ ッ カーが使用 さ れます。同 じ パ タ ーン セ ッ ト をパ タ ーン ジ ェ ネ レー タ と し て使用 で き ます。パ タ ーンは、 ラ ン タ イ ム時に各 ト ラ ン シーバでそれぞれ 選択で き ます。 フ ァ ブ リ ッ ク 幅 ト ラ ン シーバに対す る FPGA の フ ァ ブ リ ッ ク 幅は、生成時に ト ラ ン シーバご と でカ ス タ マ イ ズで き ます。幅には、16、20、32、 お よ び 40 ビ ッ ト を選択で き ます。 BERT パ ラ メ ー タ 受信 し た エ ラ ー を含む ビ ッ ト 数お よ び受信 し た ワ ー ド 数の合計が 即時に集計 さ れて Analyzer で読み出 さ れます。 極性 各 ト ラ ンシーバの TX ま たは RX 側の極性を実行時に変更で き ます。 8b/10b エン コー ド/ デ コ ー ド のサポー ト 8b/10b エン コ ー ド/デ コ ー ド は、 ト ラ ン シーバご と に実行時に イ ネーブルにで き ます。 TX エン コー ド お よ び RX デ コ ー ド は、 別々 に選択で き ます。 8B/10B エン コ ー ド は、フ ァ ブ リ ッ ク 幅が 16 ま た は 32 ビ ッ ト の と き のみ使用で き ます。 リ セ ッ ト 各 ト ラ ン シーバの PCS/PMA は別々に リ セ ッ ト 可能で、 各 ト ラ ン シーバの BER カ ウ ン タ も 個別に リ セ ッ ト で き ます。すべてのカ ウ ン タ 、PCS、 お よ び PMA を一度に リ セ ッ ト す る グ ロ ーバル リ セ ッ ト も 使用で き ます。 リ ン ク お よ びロ ッ ク ス テー タ ス コ アに含まれ る 各 ト ラ ン シーバで リ ン ク ス テー タ ス、TX PLL ロ ッ ク ス テー タ ス、 お よ び RX PLL ロ ッ ク ス テー タ ス を集め ます。ア ク テ ィ ビ テ ィ ビ ッ ト も あ り 、 ス テー タ ス ビ ッ ト が最後に読み出 さ れた と き か ら 変更 さ れた場合に示 さ れます。 DRP 読み出 し 各 ト ラ ン シーバのダ イ ナ ミ ッ ク リ コ ン フ ィ ギ ュ レーシ ョ ン ポー ト (DRP) の内容は、 個別に読み出す こ と がで き ます。 DRP 書 き 込み 各 ト ラ ン シーバの DRP の内容は、 実行時にシ ン グルビ ッ ト 精度で 変更で き ます。 ス テー タ ス コ ア全体のダ イ ナ ミ ッ ク ス テー タ ス情報を実行時に読み出す こ と がで き ます。

ChipScope Pro コ アの概要

表 1-5 : Virtex-5 FPGA GTP および GTX ト ラ ン シーバ用 IBERT v1.0 コ ア

機能 説明 複数の マ ルチ ギ ガ ビ ッ ト ト ラ ン シーバ デザ イ ンに最大 8 個の ト ラ ン シーバを選択可能 パ タ ーンジ ェ ネ レー タ 選択 し た ト ラ ン シーバご と に 1 つのパ タ ーン ジ ェ ネ レ ー タ が使用 さ れ ま す。 基本的なパ タ ーン ジ ェ ネ レ ー タ を選択す る 場合は、 PRBS7 ビ ッ ト 、PRBS 23 ビ ッ ト 、PRBS 31 ビ ッ ト 、 お よ びユー ザー定義のパ タ ーン が使用 さ れ ま す。完全なパ タ ーンジ ェ ネ レ ー タ を選択す る 場合は、上述のパ タ ーン に加え て、代替 PRBS 7 ビ ッ ト 、 PRBS 9 ビ ッ ト 、PRBS 11 ビ ッ ト 、PRBS 15 ビ ッ ト 、PRBS 20 ビ ッ ト 、PRBS 29 ビ ッ ト 、 フ レ ーム付 き カ ウ ン タ 、 お よ びア イ ド ルパ タ ーン が使用 さ れ ま す。すべての ト ラ ン シーバで使用可能なパ タ ー ンセ ッ ト は コ ン パ イ ル時に一度選択 さ れ る のに対 し 、そのセ ッ ト の 特定のパ タ ーン は実行時に各 ト ラ ン シーバで個別に選択で き ま す。 パ タ ーンチ ェ ッ カー 選択 し た ト ラ ン シーバご と に 1 つのパ タ ーンチ ェ ッ カーが使用 さ れ ます。同 じ パ タ ーン セ ッ ト をパ タ ーンジ ェ ネ レー タ と し て使用で き ます。パ タ ーンは、ラ ン タ イ ム時に各 ト ラ ン シーバでそれぞれ選択で き ます。 フ ァ ブ リ ッ ク 幅 GTP ト ラ ン シーバに対す る FPGA フ ァ ブ リ ッ ク の イ ン タ ーフ ェ イ ス は、2 バ イ ト モー ド で固定 さ れてい ます。 GTX ト ラ ン シーバに対 す る FPGA フ ァ ブ リ ッ ク の イ ン タ ーフ ェ イ ス は、4 バ イ ト モー ド で 固定 さ れてい ます。 BERT パ ラ メ ー タ 受信 し たエ ラ ーを含むビ ッ ト 数お よ び受信 し た ワ ー ド 数の合計が即 時に集計 さ れて Analyzer で読み出 さ れます。 極性 各 ト ラ ンシーバの TX ま たは RX 側の極性を実行時に変更で き ます。 8b/10b エン コー ド/ デ コ ー ド のサポー ト 8b/10b エン コー ド/デコー ド は、 デュ アル ト ラ ンシーバ (GTP_DUAL ま たは GTX_DUAL タ イ ル) ご と に実行時に イ ネーブルにで き ます。 TX エン コー ド および RX デコー ド が同時に選択 さ れます。 メ モ : 8B/10B エ ン コ ー ド/デ コ ー ド が イ ネーブルの場合は、 フ レー ム付 き カ ウ ン タ パ タ ーンお よ びア イ ド ル パ タ ーン のみを使用で き ます。 リ セ ッ ト 各 ト ラ ン シーバお よ び各 ト ラ ン シーバの BER カ ウ ン タ は個別に リ セ ッ ト で き ます。すべての ト ラ ン シーバお よ び BER カ ウ ン タ を一度 に リ セ ッ ト す る グ ロ ーバル リ セ ッ ト も 使用で き ます。 ス テー タ ス 各 ト ラ ン シーバの リ ン ク 、DCM、 お よ び PLL ロ ッ ク ス テー タ ス を 集め ます。 DRP 読み出 し 各 ト ラ ン シーバのダ イ ナ ミ ッ ク リ コ ン フ ィ ギ ュ レーシ ョ ン ポー ト (DRP) の内容は、 個別に読み出す こ と がで き ます。 DRP 書 き 込み 各 ト ラ ン シーバの DRP の内容は、実行時にシ ン グルビ ッ ト 精度で変 更で き ます。 ス テー タ ス コ ア全体のダ イ ナ ミ ッ ク ス テー タ ス情報を実行時に読み出す こ と が で き ます。

表 1-6 : Virtex-5 FPGA GTX ト ラ ン シーバ用 IBERT v2.0 コ ア 機能 説明 複数の GTX ト ラ ン シーバ デザ イ ンに最大 8 個の ト ラ ン シーバを選択可能 パ タ ーンジ ェ ネ レー タ 選択 し た GTX ト ラ ン シーバご と に 1 つのパ タ ーン ジ ェ ネ レー タ が使用 さ れます。使用で き る パ タ ーンは、PRBS 7 ビ ッ ト 、PRBS 15 ビ ッ ト 、PRBS 23-ビ ッ ト 、PRBS 31 ビ ッ ト 、Clk 2x、お よ び Clk 10x パ タ ーン です。各 GTX ト ラ ン シーバに対 し て、 任意のパ タ ーン を実行時に選択で き ます。 パ タ ーンチ ェ ッ カー 選択 し た GTX ト ラ ン シーバご と に 1 つのパ タ ーン チ ェ ッ カーが使用 さ れます。同 じ パ タ ーンセ ッ ト をパ タ ーンジ ェ ネ レー タ と し て使用で き ます。 パ タ ーンは、 ラ ン タ イ ム時に各 GTX ト ラ ン シーバでそれぞれ選択で き ます。 フ ァ ブ リ ッ ク 幅 GTX_DUAL タ イルへの FPGA フ ァ ブ リ ッ ク イ ン ターフ ェ イ スは、32 ま たは 40 ビ ッ ト 幅にで き、 生成時に選択で き ます。 BERT パ ラ メ ー タ 受信 し たエ ラ ーを含むビ ッ ト 数お よ び受信 し た ワ ー ド 数の合 計が即時に集計 さ れて Analyzer で読み出 さ れます。 極性 各 GTX ト ラ ン シーバの TX ま たは RX 側の極性を実行時に 変更で き ます。 リ セ ッ ト 各 GTX ト ラ ンシーバおよびその BER カ ウ ン タ を個別に リ セ ッ ト で き ます。 PLL を含む MGT 全体を リ セ ッ ト する リ セ ッ ト も あ り ます。 リ ン ク お よ びロ ッ ク ス テー タ ス 各 GTX ト ラ ン シーバの リ ン ク 、DCM、お よ び PLL ロ ッ ク ス テー タ ス を集め ます。 DRP 読み出 し 各 GTX ト ラ ンシーバのダ イ ナ ミ ッ ク リ コ ン フ ィ ギ ュ レー シ ョ ン ポー ト (DRP) の内容は、 個別に読み出す こ と がで き ま す。 DRP 書 き 込み 各 GTX ト ラ ン シーバの DRP の内容は、 実行時にシ ン グル ビ ッ ト 精度で変更で き ます。 ポー ト の読み出 し GTX ト ラ ン シーバのポー ト を監視す る レ ジ ス タ の内容を個 別に読み出す こ と がで き ます。 ポー ト への書 き 込み GTX ト ラ ン シーバのポー ト を制御す る レ ジ ス タ の内容を実 行時に変更で き ます。 ス テー タ ス コ ア全体のダ イ ナ ミ ッ ク ス テー タ ス情報を実行時に読み出す こ と がで き ます。