The 3 key challenges in programming for MC

(1)

マイクロアーキテクチャー概要

Aug

(2)

2 Intel

®

_{Software College}

内容

基本アーキテクチャー

• Intel NetBurst

®

_{アーキテクチャー}

– インテル

®

_Pentium

®

_{４プロセッサー}

– インテル

®

_Xeon

®

_{プロセッサー}

• インテル

®

_{モバイル・アーキテクチャー}

– インテル

®

_Pentium

®

_{M プロセッサー}

• インテル

®

Core™ アーキテクチャー

ハイパースレッディングとデュアルコア

インテル

®

エクステンデッド・メモリー

64 テクノロジー

(3)

2005

2006 2007

将来

プラット

フォーム

現在

Montecito*

Montvale*

Dimona

*

Tukwila*

Poulson

*

Tulsa*

Dempsey*

_Woodcrest*

Sossaman

*

Future

Conroe*

Future

Pentium

®

_{M processor}

Merom

*

Future

Clovertown

*

Tigerton*

Dunnington

*

Kentsfield

*

Itanium

®®

プロセッサー

MP

サーバー

DP

サーバー

_/

/

ワークステーション

UP

サーバー

/

ワークステーション

デスクトップ・

クライアント

モバイル・

クライアント

Itanium

®

2

2 プロセッサー

プロセッサー

インテル

®

_Xeon

®

プロセッサー

MP

2

2 MB

MB

キャッシュ搭載

インテル

®

_Xeon

®

プロセッサー

インテル

®®

_Xeon

®®

_{プロセッサー}

Pentium

®

D

プロセッサー

Pentium

®

_D

_{プロセッサー}

Pentium

®

プロセッサー

_{プロセッサー}

エクストリーム・エディション

Pentium

®

_M

_{プロセッサー}

インテル

®

_Xeon

®

プロセッサー

MP

インテル

®

_Core

_™

Duo

プロセッサー

(4)

4 Intel

®

_{Software College}

2005

2006 2007

将来

マルチコアのロードマップ

プラット

フォーム

現在

Montecito*

Montvale*

Dimona

*

Tukwila*

Poulson

*

Tulsa

Dempsey

_Woodcrest

Sossaman

Future

Conroe

Future

Pentium

®

_{M processor}

Merom

Future

Clovertown

Tigerton Dunnington

Kentsfield

Itanium

®®

プロセッサー

MP

サーバー

DP

サーバー

_/

/

ワークステーション

UP

サーバー

/

ワークステーション

デスクトップ・

クライアント

モバイル・

クライアント

シングル

マルチコア

Itanium

®

2

2 プロセッサー

プロセッサー

インテル

®

_Xeon

®

プロセッサー

MP

2

2 MB

MB

キャッシュ搭載

インテル

®

_Xeon

®

プロセッサー

インテル

®

Xeon

®

プロセッサー

Pentium

®

D

プロセッサー

Pentium

®

_D

_{プロセッサー}

Pentium

®

プロセッサー

_{プロセッサー}

エクストリーム・エディション

Pentium

®

_M

_{プロセッサー}

インテル

®

Core

™

Duo

プロセッサー

インテル

®

_Xeon

®

プロセッサー

MP

Intel Netburst

®

アーキテクチャー

モバイル・

アーキテクチャー

インテル

®

_Core

_™

アーキテクチャー

*開発コード名すべての製品と日付は仮のものであり、予告なしに変更される場合があります。

(5)

Intel NetBurst

®

_{アーキテクチャー}

インテル

®

モバイル・アーキテクチャー

(6)

6 Intel

®

_{Software College}

Intel NetBurst

®

プロセッサー・ファミリー

HT

テクノロジー

SSE3

インテル

®

EM64T

デュアルコア

SSE2

64 ビットインテル

®

_Xeon

®

_{プロセッサー}

_インテル

®

_Xeon

®

_{プロセッサー}

インテル

®

_Pentium

®

_{4 プロセッサー}

HT テクノロジー

インテル

®

_Pentium

®

_{4 プロセッサー}

インテル

®

_Pentium

®

_{プロセッサー}

エクストリーム・エディション

64 ビットインテル

®

_Xeon

®

_{プロセッサー}

インテル

®

_Pentium

®

_{D プロセッサー}

HT テクノロジー

インテル

®

_Pentium

®

_{4 プロセッサー}

HT テクノロジー

インテル

®

_Pentium

®

_{4 プロセッサー}

HT テクノロジー

インテル

®

_Pentium

®

_{4 プロセッサー}

エクストリーム・エディション

HT テクノロジー

インテル

®

_Pentium

®

_{4 プロセッサー}

エクストリーム・エディション

これらの

(7)

Intel NetBurst

®

_{マイクロアーキテクチャー}

リタイアメント

実行ユニット

L2 キャッシュ（1/2MB 8 ウエイ 128 バイト・キャッシュ・ライン） 108G バイト/秒

バス・インターフェイス・ユニット

L1 データキャッシュ（16KB 8 ウエイ 64 バイト・キャッシュ・ライン）

システムバス

TC

クワッド・パンプ

100MHz/333MHz 400MT/秒 = 3.2 GB/秒最大 1066MT/秒 = 8.5 GB/秒

フェッチ

/

デコード

BTB

分岐予測

トレースキャッシュ

μコード

ROM

BTB

フロントエンド

64 ビット幅

256 ビット幅

頻繁に使用されるパス

それほど頻繁に使用されないパス

(8)

8 Intel

®

_{Software College}

マイクロオペレーション

デコーダー

スケジューラー

LD

Cache

ALU

OP

LD

OP

インテル

®

Pentium

®

4 プロセッサー

ADD EAX, [EDX]

(9)

より深いパイプラインにより、高速化を実現

• 異なるレートで異なる部分を実行

• 高いクロックで動作可能な設計

頻繁に実行される命令用に最適化

• デコードされた μ

op 用トレースキャッシュ

• 実行ループから命令のデコードを分離

最小限のストール・ペナルティー

• 並列実行、バッファリング、スペキュレーション

• ダイナミック・アウト・オブ・オーダー実行

Intel NetBurst

®

_{マイクロアーキテクチャーの}

設計目標

(10)

10 Intel

®

_{Software College}

後期のインテル

®

_Xeon

®

_{プロセッサーではパイプラインのステージ数が}

_{31 に倍増}

プロセッサーのパフォーマンスと周波数を大幅に向上

（設計上限

10GHz）

1

2

3

4

5

5 P5

P5

マイクロアーキテクチャ

ー

233

233 MHz

MHz

Intel

NetBurst

®

_{マイクロアーキテクチャ}

_ー

1

2

3

4

5

6

7

8

9

10

11

12

TC

TC NxtNxtIPIP TC FetchTC Fetch DriveDriveAllocAlloc RenameRename QueQue SchSch SchSch SchSch

13

14

Disp

Disp DispDisp

15

16

17

18

19

20

RF RF ExEx FlgsFlgs Br CkBr Ck DriveDrive RF RF

P6

マイクロアーキテクチャ

ー

1.4

1.4 GHz

GHz

1

2

3

4

5

6

7

8

9

10

Fetch

Fetch FetchFetchDecodeDecodeDecodeDecodeDecodeDecodeRenameRenameROB RdROB RdRdy/SchRdy/SchDispatchDispatchExecExec

Prefetch

PrefetchDecodeDecodeDecodeDecodeExecExec WrtbckWrtbck

2

2 GHz

GHz

ハイパー・パイプライン・テクノロジー

基本アーキテクチャー: パイプライン

(11)

インテル

®

モバイル

プロセッサー・ファミリー

HT

テクノロジー

SSE3

インテル

®

_EM64T

デュアルコア

SSE2

インテル

®

Pentium

®

M プロセッサー

インテル

®

Celeron

®

M プロセッサー

インテル

®

Core™ Duo プロセッサー

インテル

®

Core™ Solo プロセッサー

(12)

12 Intel

®

_{Software College}

インテル

®

モバイル・マイクロアーキテクチャー

リタイアメント

実行ユニット

L2 キャッシュ（1MB 8ウエイ 128バイト・キャッシュ・ライン）

バス・インターフェイス・ユニット

L1 データキャッシュ（32KB 8ウエイ）

システムバス

命令プール

（

ROB）

クワッドパンプ

100MHz 400MT/秒 = 3.2 GB/秒 (最大 533MT/秒 = 4.2 GB/秒)

フェッチ

/

デコード

BTB

分岐予測

フロントエンド

64ビット幅

256ビット幅

頻繁に使用されるパス

それほど頻繁に使用されないパス

μ

OPのフュージョン

L1 命令キャッシュ（32KB 8ウエイ）

(13)

マイクロオペレーション

フュージョン

デコーダー

スケジューラー

Cache

LD + OP

マイクロオペレーショ

ンのフュージョン

はマ

シンリソースの使用率

を向上させます。

LD

依存性がない

独立した

uOp

OOO/

スーパースケーラ

ー

ALU

OP

インテル

®

Pentium

®

M

プロセッサ

ー

ADD EAX, [EDX]

(14)

14 Intel

®

_{Software College}

インテル

®

_Core™

プロセッサー・ファミリー

HT

テクノロジー

SSE3

インテル

®

₆₄

_{テクノロジー}

デュアルコア

SSE2

これらの

プロセッサ

ー

で

インテル

®

_Core

_™

_{マイクロアーキテクチャ}

_ー

_{をサポート}

インテル

®

Xeon

®

プロセッサー（

5100番台）

インテル

® Core™ 2 Extream プロセッサー

インテル

® Core™ 2 Duo プロセッサー

(15)

インテル

®

Core™ マイクロアーキテクチャー

リタイアメント実行ユニット(5つ）

アドバンスド・スマートL2 キャッシュ（2MB/4MB 8ウエイ 128バイト・キャッシュ・ライン）

バス・インターフェイス・ユニット

L1 データキャッシュ （32KB 8ウエイ）

システムバス

命令プール

（

ROB）

667MT/秒 = 5.3 GB/秒、1066MT/秒 = 8.5GB/秒、1333MT/秒 = 10.6GB/秒

フェッチ/

デコード

BTB 分岐予測フロントエンド

64ビット幅

256ビット幅

頻繁に使用されるパス

それほど頻繁に使用されないパス

マイクロ・オペレーション（μ

OP）のフュージョン

L1 命令キャッシュ （32KB 8ウエイ）

5

4 ₄

リタイアメント実行ユニット(5つ） L1 データキャッシュ （32KB 8ウエイ）

命令プール

（

ROB）

フェッチ/

デコード

BTB 分岐予測フロントエンド

64ビット幅

256ビット幅

L1 命令キャッシュ （32KB 8ウエイ）

5

4 ₄

マイクロ・オペレーション（μ

OP）のフュージョン

マクロ・オペレーションのフュージョン

クワッド・パンプ

166MHz/266MHz/333MHz

(16)

16 Intel

®

_{Software College}

命令フェッチ

およびプリデコード

命令キュー

デコード

リネーム

/

割り当て

2M/4M

共有

L2

キャッシュ

最大

10.6GB/

秒

の

FSB

マイクロ

コード

ROM

スケジューラー

ALU

分岐

MMX/SSE

FP

move

ALU

FAdd

MMX/SSE

FPmove

ALU

FMul

MMX/SSE

FPmove

ロード

ストア

L1

データキャッシュと

D

-

TLB

リタイアメント・ユニット

(

リオーダーバッファー

)

5

4

4 インテル

®

Core™

マイクロアーキテクチャー

ブロック・ダイアグラム

(17)

マイクロオペレーション削減の手法

ESP トラッカー* (拡張スタックポインター)

• 専用ハードウェア内でスタックポインターの更新を実行

• インテル

®

Core™ マイクロアーキテクチャーでは、帯域幅が 33% 向上

マイクロオペレーションのマイクロフュージョン

*

• 複数の μ

OP で構成される命令を単一の μOP で表現

• インテル

®

Core™ マイクロアーキテクチャーでは、処理できる命令の数が増加

マクロフュージョン

• インテル

®

Core™ マイクロアーキテクチャーの新しい手法

* インテル

®

_Pentium

®

_{M プロセッサーで初めて実装された手法。}

(18)

18 Intel

®

_{Software College}

マクロフュージョン

一般的な

x86 命令のペアを単一のマイクロオペレーションで発行

• CMP または TEST + 条件分岐 (Jcc)

マクロフュージョン用の拡張版

ALU (Arithmetic Logic Unit)

• 1 回のディスパッチ – 効率

(19)

マクロフュージョンが

ない場合

命令キュー

から

4

4 つの

つの

命令を読み取る

各命令が別々の

μ

OP

にデコードされる

store

[mem3],

ebx

cmp

jne

eax

, [mem2]

jne

targ

inc

ecx

inc

ecx

store

[mem3],

ebx

dec1

dec2

dec3

jne

targ

load

eax

, [mem1]

cmp

eax

, [mem2]

dec0

サイクル

1 ₁

サイクル

2 ₂

(20)

20 Intel

®

_{Software College}

マクロフュージョンを

使用した場合

命令キュー

から

5

5 つの

つの

命令を読み取る

結合可能な命令ペアを

1

1 つの

つの

デコーダーに送り込む

1

1 つの

つの

μ

OP

で

2

2 つの

つの

命令を結合

store

[mem3],

ebx

load

eax

, [mem1]

cmpjne

eax

, [mem2],

targ

inc

ecx

dec1

命令キュー

inc

ecx

dec2

dec3

load

eax

, [mem1]

cmp

eax

, [mem2]

jne

targ

store

[mem3],

ebx

dec0

サイクル

(21)

およびプリデコード

命令キュー

デコード

リネーム

/

割り当て

2M/4M

共有

L2

キャッシュ

最大

10.6GB/

秒

の

FSB

マイクロ

コード

ROM

スケジューラー

ALU

分岐

MMX/SSE

FPmove

ALU

FAdd

MMX/SSE

FPmove

ALU

FMul

MMX/SSE

FPmove

ロード

ストア

L1

データキャッシュと

D

-

TLB

リタイアメント・ユニット

(

リオーダーバッファー

)

5

4

4 アドバンスト・デジタル・

メディア・ブースト

128

128 ビット・パックド

ビット・パックド

Add

+

128

128 ビット・パックド

ビット・パックド

Multiply

+

128

128 ビット・パックド

ビット・パックド

Load

+

128

128 ビット・パックド

ビット・パックド

Store

+

( CMPJCC )

(22)

22 Intel

®

_{Software College}

スケジューラー

ALU

分岐

MMX/SSE

FPmove

ALU

FAdd

MMX/SSE

FPmove

ALU

FMul

MMX/SSE

FPmove

ロード

ストア

L1

データキャッシュと

D

-

TLB

128

128 ビット・パックド

ビット・パックド

Add

+

128

128 ビット・パックド

ビット・パックド

Multiply

（乗算＋加算）/ サイクル

SIMD

パックド

単精度浮動小数点

パックド

倍精度浮動小数点

パックド

整数

Core™ Duo

2 Mul + 2 Add

1 Mul+1Add

2 Mul+ 2 Add

4 Mul+ 4Add

Core™ 2 Duo

4 Mul + 4 Add

8 Mul+ 8 Add

1

(23)

スマート・メモリー・アクセス – 目標

時間の局所性

データを可能な限り

早く

利用できるようにする

空間の局所性

データが

可能な限り

近くに

あるようにする

L1

データ

キャッシュ

コア

₁

L1

データ

キャッシュ

コア

₂

スマート共有

L2

キャッシュ

システムバス

メモリー・サブシステムのレイテンシ

ー

を隠蔽

(24)

24 Intel

®

_{Software College}

スマート・メモリー・アクセス

メモリーのディスアンビギュエーション

メモリーのディスアンビギュエーション予測

先行するストア命令からフォワードされないと予測されるロード命令は、でき

る限り早くスケジュールされることを許される

• アウトオブオーダー・メモリー・パイプラインのパフォーマンスを向上

ディスアンビギュエーションされたロード命令は、リタイアメント時に整合性が

チェックされる

• 既存のコヒーレンシ機構の拡張

• ソフトウェアとシステムからは透過

メモリー・サブシステムのレイテンシ

ー

を隠蔽

(25)

メモリーアクセスの明確化がない場合

後続するロードは待機する必要がある

メモリー

ストア

1

1 ロード

ロード

2

2 ストア

ストア

3

3 ロード

ロード

4

4 データ

データ

Y

データ

Z

データ

W

データ

X

ロード

4 ₄

は、先行する

ストアが完了するまで

待たなければならない

実行する前に

データ

X

_X

を待たなければならない

Y

W

Y

X

1

2

4

3

(26)

26 Intel

®

_{Software College}

メモリーアクセスの明確化機能を使用した場合

データが早く利用できるようになる

メモリー

ストア

1

1 ロード

ロード

2

2 ストア

ストア

3

3 ロード

ロード

4

4 データ

データ

Y

データ

Z

データ

W

データ

X

ロードをストアから切り

離せる

ロード

4 ₄

は自分のデータ

を先に取得できる

Y

W

Y

X

2

3

4

1

(27)

メモリ

Calc Addr X

X

FF

メモリ・ディスアンビギュエーションあり

Store Addr X

Misc. Code

1

2

3 メモリーアクセスの明確化

（ディスアンビギュエーション）

1. Misc Code

2. Addr [X] = A + B

3. Store Data

Æ Addr [X]

4. Load Data

Æ Addr FF

5. Misc Code

命令順序列A

命令順序列 B

メモリ

Calc Addr X

X

Store Addr X

Misc. Code

1

2

3 メモリ・ディスアンビギュエーションなし

Load

FF

Misc

Code

4

5

5 FF

Load

FF

Wait

B

_Code

Misc

4

5

5 ロード命令の処理中に他の命令を処理、

例）

(28)

28 Intel

®

_{Software College}

2M/4M

共有

L2

キャッシュ

最大

10.6GB/

秒

の

FSB

命令フェッチ

およびプリデコード

命令キュー

デコード

リネーム

/

_/

割り当て

マイクロ

コード

ROM

スケジューラ

ー

ALU

分岐

MMX/SSE

FPmove

ALU

FAdd

MMX/SSE

FPmove

ALU

FMul

MMX/SSE

FPmove

ロード

ストア

L1

データキャッシュと

D

_D

-

_-

TLB

_TLB

リタイアメント・ユニット

(

リオーダーバッファー

)

₎

5 4 4

命令フェッチ

およびプリデコード

命令キュー

デコード

リネーム

/

_/

割り当て

マイクロ

コード

ROM

スケジューラ

ー

ALU

分岐

MMX/SSE

FPmove

ALU

FAdd

MMX/SSE

FPmove

ALU

FMul

MMX/SSE

FPmove

ロード

ストア

L1

データキャッシュと

D

_D

-

_-

TLB

_TLB

リタイアメント・ユニット

(

リオーダーバッファー

)

₎

5 4 4

プリフェッチャーとマルチコア

動的に共有される

2

2 つの

つの

L2

プリフェッチャー

(29)

スマートキャッシュの利点

•

• L2

L2

が各コアの負荷に適応できる

•

• 高速データ共有

高速データ共有

•

• 複製データがない

複製データがない

追加の利点

•

• L1

L1

キャッシュに対する

2

2 倍の帯域幅

倍の帯域幅

アドバンスト・スマート・キャッシュ

マルチコアに最適化

コア

2

2 コア

コア

1

1 L2

L2

キャッシュ

マルチコアに最適化された共有キャッシュ

2

2 倍の帯域幅

倍の帯域幅

(30)

30 Intel

®

_{Software College}

アドバンスト・スマート・キャッシュ

ダイナミック・キャッシュ・アロケーション

コア

1

1 コア

コア

2

2 コア

コア

1

1 コア

コア

2

2 L2

L2

キャッシュ

共有キャッシュは

2つのコアからの不均衡な負荷に適応。しかし独立キャッシュ

は、一方のキャッシュの使用率が低く、キャッシュが空いていても、もう一方の高

負荷のアプリケーションはその空きキャッシュを利用できずパフォーマンス向上

が見込めない。

L2

キャッシュ

L2

キャッシュ

独立キャッシュ

アドバンスト・

スマート・キャッシュ

(31)

アドバンスト・スマート・キャッシュ

効率的なデータ共有

コア

2

2 コア

コア

1

1 L2

L2

キャッシュ

コア

2

2 コア

コア

1

1 L2

L2

キャッシュ

チップセット

MCH

FSB

チップセット

MCH

FSB

L2

キャッシュ

独立キャッシュ

アドバンスト・

スマート・キャッシュ

(32)

32 Intel

®

_{Software College}

内容

基本アーキテクチャー

• インテル

®

_Pentium

®

４プロセッサー

• インテル

®

_Xeon

®

_{プロセッサー}

• インテル

®

_Pentium

®

_{M プロセッサー}

• インテル

®

_{Core™ Duo プロセッサー}

ハイパースレッディングとデュアルコア

インテル

®

エクステンデッド・メモリー 64 テクノロジー

インテル

®

ソフトウエア開発製品

(33)

2 つの論理プロセッサーでコアの

プロセッサーリソースを共有

物理実行ユニットの使用率を

高める

マルチスレッド・アプリケーション

のパフォーマンスを向上させる

システムバス

プロセッサー

実行

リソース

プロセッサ

ー

実行

リソース

APIC

アーキテクチャー

ステート

アーキテクチャ

ー

ステート

APIC

アーキテクチャー

ステート

アーキテクチャ

ー

ステート

オンダイ

キャッシュ

オンダイ

キャッシュ

ハイパースレッディング・テクノロジーとは?

(34)

34 Intel

®

_{Software College}

時間︵

プ

ロ

セ

ッ

サ

ー・

サ

イ

ク

ル

︶

スーパースケーラ

マルチプロセッシング

ハイパースレッディング・テクノロジー

実行モデル

ハイパースレッディング・テクノロジーのリソース使用率

(35)

Cache

Execution

State

Bus

HT

テクノロジー

Pentium

®

₄

2

2 スレッド

スレッド

1

1 パッケージ

パッケージ

Cache

Execution

State

Bus

Cache

Execution

State

Bus

デュアル

インテル

®

Xeon

®

_{プロセッサー}

2(4)

スレッド

2

2 パッケージ

パッケージ

Cache

Execution

State

Bus

Cache

Execution

State

Bus

インテル

®

_Pentium

®

_D

2

2 スレッド

スレッド

1

1 パッケージ

パッケージ

Cache

Execution

Bus

Execution

State

インテル

(36)

36 Intel

®

_{Software College}

内容

基本アーキテクチャー

• インテル

®

_Pentium

®

４プロセッサー

• インテル

®

_Xeon

®

_{プロセッサー}

• インテル

®

_Pentium

®

_{M プロセッサー}

• インテル

®

_{Core™ Duo プロセッサー}

ストリーミング SIMD 拡張命令

メモリー階層

ハイパースレッディングとデュアルコア

インテル

®

エクステンデッド・メモリー 64 テクノロジー

インテル

®

ソフトウエア開発製品

(37)

インテル

®

_EM64T

_インテル

®

_{エクステンデッド・メモリー 64 テクノロジー}

64 ビットアドレス拡張

• IA32e 動作モードには 2 つのサブモードがある

– 64 ビットモード

• 64 ビットのリニアアドレス

• 既存の汎用レジスターを 64 ビットに拡張

• 拡張/追加された命令セット

• OS によってコードセグメントごとにイネーブルにされる

• デフォルトのアドレスサイズは 64 ビット

• デフォルトのデータサイズは 32 ビット

– 互換モード

• 64 ビット・オペレーティングシステムで 32 ビット・アプリケーションを実行

• アプリケーションを再コンパイルする必要なし

• OS はカーネルの呼び出し境界にサンクレイヤーを提供

(38)

38 Intel

®

_{Software College}

主な機能

インテル

®

_{EM64T − レジスター}

RAX EAX RBX EBX RCX ECX RDX EDX RBP EBP RSI ESI RDI EDI RSP ESP R8 R9 R10 R11 R12 R13 R14 R15

63 32 31 0

XMM0

XMM1

XMM2

XMM3

XMM4

XMM5

XMM6

XMM7

XMM8

XMM9

XMM10

XMM11

XMM12

XMM13

XMM14

XMM15

RIP

EIP

0

79

79 X87/

X87/

MMX

63 32 31 0

127 64 63 0

EM64T

(39)

インテル

®

_EM64T

_{− 命令セットにおける 64 ビットの影響}

分岐命令の影響

• 互換モードにおいて分岐命令は 32 ビットと同様である

‒

JMP rel8/16/32 （符号付きの 8、16、32 ビット変位として相対ジャンプする）

‒

JMP r/m32 （同じ 32 ビットのコードセグメント内で絶対間接 near ジャンプする）

• 64 ビットモードの場合

‒

JMP rel8/32 （符号付きの 8 または 32 ビット変位として相対ジャンプする。

16 ビットは未サポート）

‒

JMP r/m64 （同じ 64 ビットのコードセグメント内で絶対間接 near ジャンプする。r/m32 は

未サポート）

プリフィックス

(40)

40 Intel

®

_{Software College}

浮動小数点演算

X87 ハードウェアがまだ存在していてレガシーコードが動作する

インテル

®

_{C++/Fortran コンパイラーはベクトル化を行い、SSE}

レジスター/命令を使用する

インテル

®

_{EM64T 対応コンパイラーでは、スカラー FP も SSE}

レジスターで処理される

x87 は 80 ビットの FP レジスターを使用するが、SSE は 64 ビットのため、精

度が異なる可能性があることに注意する

ベクトル演算は異なる順序で行われることがあり、固定精度 FP は計算されな

いため、精度が異なる可能性があることに注意する

速度と精度のトレードオフに注意

_!

EM64T

(41)

インテル

®

_{EM64T − 新しいソフトウェア規則}

浮動小数点インターフェイスは、X87 の代わりに

XMM レジスターを使用する

(42)

42 Intel

®

_{Software College}

インテル

®

_{EM64T − ABI: 呼び出し規則}

レジスター

ステータス

使用

RAX

Volatile

戻り値レジスター

RCX, RDX, R8, R9

Volatile

最初の 4 つの整数引数

R10:R11

Volatile

呼び出し先で必要に応じて MBP

R12:R15, RBX, RSI, RDI, BP

Non-volatile

呼び出し先で MBP

RSP

Non-volatile

スタックポインター

XMM0:XMM3

Volatile

最初の 4 つの FP 引数

XMM4:XMM5

Volatile

呼び出し先で必要に応じて MBP

XMM6:XMM15

Non-volatile

呼び出し先で MBP

MXCSR [0..5]

Volatile

浮動小数点ステータス

MXCSR [6..15]

Non-volatile

浮動小数点制御、呼び出し先で MBP

MBP =

必ず保存

Windows*

インテル

®

_EM64T

(43)

インテル

®

_{EM64T − ABI: 呼び出し規則}

レジスター

ステータス

使用

RAX

Volatile

戻り値レジスター

RDI, RSI, RDX, RCX, R8, R9

Volatile

最初の 6 つの引数

R10:R11

Volatile

呼び出し先で必要に応じて MBP

R12:R15, RBX, RBP

Non-volatile

呼び出し先で MBP

RSP

Non-volatile

スタックポインター

XMM0:XMM1

Volatile

FP 引数を渡して返す

XMM2:XMM7

Volatile

FP

引数を渡す

XMM8:XMM15

Non-volatile

呼び出し先で MBP

MBP =

必ず保存

(44)

44 Intel

®

_{Software College}

インテル

®

_{EM64T − ABI: アライメント}

スタックは 128 ビットにアライメントされる

• すべての関数エントリーは 128 ビット・アライメント

で保持される

malloc() および alloca() が返すメモリーは 128 ビット

にアライメントされる

Windows*

インテル

®

_EM64T

(45)

まとめ

マイクロアーキテクチャーは、プロセッサーの一部

ハイパースレッディング・テクノロジーにより、タスクレベルの並列化が可能になる

デュアルコアを最大限に生かすにはマルチスレッド化が必須となる

インテル

®

_{EM64T では、より大きなアドレス空間とリソースが提供される}

(46)

46 Intel

®

_{Software College}

参考資料

(47)

参考資料

インテル

®

エクステンデッド・メモリー 64 テクノロジー・ソフトウェア・デベロッパ

ーズ・ガイド、第1巻および第2巻

IA-32 インテル

®

アーキテクチャー・ソフトウェア・デベロッパーズ・マニュアル、

上巻: 基本アーキテクチャー、

中巻 A: 命令セット・リファレンス A-M、

中巻 B: 命令セット・リファレンス N-Z、

下巻: システム・プログラミング・ガイド

インテル

®

_Pentium

®

_{4 プロセッサーおよびインテル}

®

_Xeon

®

_{プロセッサー最適}

化リファレンス・マニュアル

AP-485 インテル

®

_{プロセッサーの識別と CPUID 命令}

(48)

48 Intel

®

_{Software College}

製品に付属の売買契約書『Intel‘s Terms and conditions of Sales』に規定され

ている場合を除き、インテルはいかなる責を負うものではなく、またインテル製品

の販売や使用に関する明示または黙示の保証 (特定目的への適合性、商品性

に関する保証、第三者の特許権、著作権、その他、知的所有権を侵害していない

ことへの保証を含む) に関しても一切責任を負わないものとします。

インテル製品は、予告なく仕様が変更されることがあります。

* その他の社名、製品名などは、一般に各社の商標または登録商標です。

The 3 key challenges in programming for MC

マイクロアーキテクチャー概要

Aug

2

Intel

®

Software College

内容

内容

基本アーキテクチャー

•

Intel NetBurst

®

アーキテクチャー

– インテル

®

Pentium

®

４ プロセッサー

– インテル

®

Xeon

®

プロセッサー

•

インテル

®

モバイル・アーキテクチャー

– インテル

®

Pentium

®

M プロセッサー

•

インテル

®

Core™ アーキテクチャー

ハイパースレッディングとデュアルコア

インテル

®

エクステンデッド・メモリー

64 テクノロジー

2005

2005

2006 2007

2006 2007

将来

将来

プラット

プラット

フォーム

フォーム

現在

Montecito*

Montecito*

Montvale*

Montvale*

Dimona

Dimona

*

*

Tukwila*

Tukwila*

Poulson

Poulson

*

*

Tulsa*

Tulsa*

Dempsey*

Dempsey*

Woodcrest*

Woodcrest*

Sossaman

Sossaman

*

*

Future

Future

Conroe*

_{Software College}

_{アーキテクチャー}

_Pentium

_{４プロセッサー}

_Xeon

_{プロセッサー}

_{モバイル・アーキテクチャー}

_Pentium

_{M プロセッサー}

_Woodcrest*

_Woodcrest*

_{M processor}

_{M processor}

_/