Cyclone V デバイスの可変精度DSPブロック、Cyclone Vデバイス・ハンドブック、Volume 1、第3章

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CV-52003-2.0

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デバイス・ハンドブック

ISO 9001:2008 Registered

3. Cyclone V デバイスの可変精度 DSP ブロック

この章では、高性能DSPアプリケーションにおいて、より高いビット精度をサポートするためにCyclone^®Vデバイスの可変精度デジタル信号処理（DSP）ブロックがどのように最適化されるか説明します。

この章は、以下のセクションで構成されています。

■ 「機能」

■ 3–2ページの「サポートされる動作モード」

■ 3–3ページの「デザインの検討事項」

■ 3–4ページの「ブロック・アーキテクチャ」

■ 3–10ページの「動作モードの説明」

機能

Cyclone Vの可変精度DSPブロックは、以下の機能を提供します。

■ 高性能、消費電力の最適化、および完全レジスタ化された乗算演算

■ 9ビット、18ビット、および27ビットのワード幅

■ 2個の18 x 19複素数乗算

■ 乗算結果を結合するビルトイン加算、減算、64ビット累算ユニット

■ フィルタリング・アプリケーションのタップ・ディレイ・ラインを形成するための19ビットまたは27ビットのカスケード

■ 外部ロジック・サポートなしで1つのブロックから次のブロックへの出力結果を伝播させるための64ビット出力バスのカスケード

■ 対称フィルタで19ビット・モードおよび27ビット・モードをサポートするハード・プリ加算器

■ フィルタの実装に使用される内部係数レジスタ・バンク

■ 分散された出力加算器付きの18ビットおよび27ビットのシストリック有限インパルス応答（FIR）フィルタ

f 各Cyclone Vデバイスでの乗算器の数について詳しくは、 Cyclone V Device Overviewを参照してください。

June 2012 CV-52003-2.0

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サポートされる動作モード

表 3–1に、Cyclone Vの可変精度DSPブロックでサポートされている動作モードを示します。

表 3‒1. Cyclone V デバイスの可変精度 DSP ブロックの動作モード 可変精度DSPブ

ロック・リソース動作モード

サポートされるインス

タンス

プリ加算器のサポート

係数のサポート

入力カスケードのサ

ポート⁽¹⁾

チェインアウトのサポート

1個の可変精度 DSPブロック

独立9 x 9乗算 3 なしなしなしなし

独立18 x 18乗算 2 ありありありなし

独立18 x 19乗算 2 ありありありなし

独立18 x 25乗算 1 ありありありあり

2個の18 x 19 multiplier

adderモード 1 ありありありあり

36ビット入力に加算す

る18 x 18 Multiplier Adder 1 ありなしなしあり

2個の可変精度

DSPブロック複素数18 x 19乗算 1 なしなしありなし

表 3–1の注：

(1) プリ加算器機能をイネーブルすると入力カスケードのサポートは使用不可能です。

(4)

第 3 章： Cyclone V デバイスの可変精度 DSP ブロック 3‒3 デザインの検討事項

デザインの検討事項

動作モード

Quartus^®IIソフトウェアには、乗算器の動作モードを制御するために使用できるメガ

ファンクションが含まれています。MegaWizard^™ Plug-In Managerでパラメータ設定を入力後、Quartus IIソフトウェアは可変精度DSPブロックを自動的にコンフィギュレーションします。

f 詳しくは、以下のユーザーガイドを参照してください。

■ Introduction to Megafunction User Guide

■ Integer Arithmetic Megafunctions User Guide

■ Floating-Point Megafunctions User Guide

プリ加算器

プリ加算器の機能を使用するには、すべての入力データおよび乗算器のクロック設定が同一になっている必要があります。

プリ加算器の機能がイネーブルされている場合、入力カスケード・サポートは使用不可能です。

内部係数

18ビット・モードおよび27ビット・モードでは、係数機能およびプリ加算器機能を別々に使用することができます。

アキュムレータ

アキュムレータは、出力レジスタ・バンクおよびアキュムレータの間に位置している64ビットのダブル累算レジスタをイネーブルすることによってダブル累算をサポートします。

ダブル累算レジスタは、プログラミング・ファイルにスタティックに設定されます。

チェインアウト加算器

他のDSPブロックからの結果を加算するために出力チェイン・パスを使用することができます。

(5)

ブロック・アーキテクチャ

Cyclone Vの可変精度DSPブロックは、以下の要素から構成されています。

■ 入力レジスタ・バンク

■ プリ加算器

■ 内部係数

■ 乗算器

■ 加算器

■ アキュムレータおよびチェインアウト加算器

■ シストリック・レジスタ

■ ダブル累算レジスタ

■ 出力レジスタ・バンク

図 3–1に、Cyclone Vの可変精度DSPブロックのアーキテクチャ全体を示します。

図 3‒1. Cyclone V デバイスの可変精度 DSP ブロックのアーキテクチャ⁽¹⁾

図 3–1の注：

(1) 可変精度DSPブロックがシストリックFIRモードにコンフィギュレーションされていない場合、両方のシストリック・レジスタはバイパスされます。

(2) シストリック・レジスタをイネーブルする場合、3つのレジスタは出力レジスタ・バンクとして同じクロック・ソースを持ちます。

Input Register BankInput Register Bank

scanin

scanout LOADCONST

ACCUMULATE NEGATE

dataa_y0[18..0]

dataa_z0[17..0]

dataa_x0[17..0]

COEFSELA[2..0]

datab_y1[18..0]

datab_z1[17..0]

datab_x1[17..0]

COEFSELB[2..0]

SUB_COMPLEX

+/- Pre-Adder

+/-

Pre-Adder

+/- Internal Coefficient

Internal Coefficient

Multiplier

Adder

+/- +/-

Systolic Registers (2)

Systolic Register (2)

Chainout adder or accumulator

+

Output Register BankOutput Register Bank

Constant

Double Accumulation

Register chainin[63..0]

chainout[63..0]

Result[73..0]

Multiplier x

x CLK[2..0]

ENA[2..0]

ACLR[1..0]

(6)

第 3 章： Cyclone V デバイスの可変精度 DSP ブロック 3‒5 ブロック・アーキテクチャ

入力レジスタ・バンク

入力レジスタ・バックは、データ、ダイナミック・コントロール信号、および2 セットの遅延レジスタから構成されています。

DSPブロック内のすべてのレジスタは、ポジティブ・エッジでトリガされており、

パワーアップ時にクリアされます。各乗算器オペランドは、入力レジスタに供給するか、入力レジスタをバイパスして直接乗算器に供給できます。

以下の可変精度DSPブロック信号は、可変精度DSPブロック内の入力レジスタを制御します。

■ CLK[2..0]

■ ENA[2..0]

■ ACLR[0]

18 x 19モードでは、レイテンシ要件のバランスさせるために入力カスケードおよび

チェインアウト機能の両方を使用しているときに遅延レジスタを使用することができます。

タップ・ディレイ・ライン機能によって、18 x 19モードではdataa_yおよび

datab_y1、27 x 27モードではdataa_y0のみの乗算器の上位レグ入力を一般的な配線またはカスケード・チェインからドライブできます。

図 3–2に、18 x 19モードでの入力レジスタを示します。

図 3‒2. 18 x 19 モードでの可変精度 DSP ブロックの入力レジスタ⁽¹⁾

図 3–2の注：

(1) この図はデータ・レジスタのみを示しており、コントロール信号用のレジスタは示されていません。

dataa_y0[18..0]

dataa_z0[17..0]

dataa_x0[17..0]

datab_y1[18..0]

Delay registers

datab_z1[17..0]

datab_x1[17..0]

Delay registers scanin[18..0]

scanout[18..0]

CLK[2..0]

ENA[2..0]

ACLR[0]

(7)

図 3–3に、27 x 27モードでの入力レジスタを示します。

プリ加算器

それぞれの可変精度DSPブロックには19ビットのプリ加算器があります。これらのプリ加算器を2つの19ビット・プリ加算器または1つの27ビット・プリ加算器としてコンフィギュレーションすることができます。

プリ加算器は、以下の入力コンフィギュレーションで加算および減算の両方をサポートしています。

■ 18 x 19モードの18ビット（符号あり）加算または減算

■ 18 x 19モードの17ビット（符号なし）加算または減算

■ 27 x 27モードの26ビット加算または減算

内部係数

Cyclone Vの可変精度DSPブロックには、ダイナミック入力または内部係数のいずれ

か一方からの被乗算を選択できる柔軟性があります。

内部係数は、18ビット・モードおよび27ビット・モードでの被乗算として最大8個の定数係数をサポートすることができます。内部係数機能をイネーブルする場合、

係数マルチプレクサの選択を制御するためにCOEFSELA/COEFSELBが使用されます。

図 3‒3. 27 x 27 モードでの可変精度 DSP ブロックの入力レジスタ⁽¹⁾

図 3–3の注：

(1) この図はデータ・レジスタのみを示しており、コントロール信号用のレジスタは示されていません。

dataa_y0[26..0]

dataa_z0[25..0]

dataa_x0[26..0]

scanin[26..0]

CLK[2..0]

ENA[2..0]

ACLR[0]

scanout[26..0]

(8)

乗算器

乗算器のデータ幅に応じて、シングル可変精度DSPブロックは複数の乗算をパラレルに実行できます。

可変精度DSPブロックあたりに2つの乗算器があります。

これら2つの乗算器を以下の動作モードにコンフィギュレーションすることができます。

■ 1つの27 x 27乗算器

■ 2つの18（符号あり）/（符号なし）x 19（符号あり）乗算器

■ 3つの9 x 9乗算器

乗算器の動作モードについて詳しくは、3–10ページの「動作モードの説明」を参照してください。

加算器

動作モードに応じて、さまざまなサイズの加算器を使用することができます。

■ 64ビット・アキュムレータ付きの1つの64ビット加算器

■ 2つの18 x 19モード—それぞれの独立8 x 19乗算の37ビットの全結果を生成するために、加算器は2つの37ビット加算器に分割されます。

■ 3つの9 x 9モード—3つの9 x 9乗算結果を別々に生成するために、加算器を3つの 18ビット加算器として使用することができます。

アキュムレータおよびチェインアウト加算器

Cyclone Vの可変精度DSPブロックは、64ビットのアキュムレータおよび64ビット

の加算器をサポートしています。

以下の信号を使用してアキュムレータのファンクションをダイナミックに制御することができます。

■ NEGATE

■ LOADCONST

■ ACCUMULATE

アキュムレータは、出力レジスタ・バンクおよびアキュムレータの間に位置する64 ビットのダブル累算レジスタをイネーブルすることによってダブル累算をサポートします。

ダブル累算レジスタは、プログラミング・ファイルにスタティックに設定されます。

アキュムレータおよびチェインアウト加算器の機能は、2つの独立18 x 19モードお

よび3つの9 x 9モードではサポートされていません。

(9)

表 3–2に、ダイナミック信号設定および各ファンクションの説明を示します。

シストリック・レジスタ

可変精度DSPブロックあたりに2つのシストリック・レジスタがあります。可変精度DSPブロックがシストリックFIRにコンフィギュレーションされていない場合、

両方のシストリック・レジスタはバイパスされます。

1番目のシストリック・レジスタは、上位乗算器の18ビットおよび19ビット入力をそれぞれレジスタ化するために使用される18ビットおよび19ビットのレジスタから構成されています。

2番目のシストリック・レジスタは、次の可変精度DSPブロックへのチェインアウト出力を遅らせるために使用されます。

すべてのシストリック・レジスタに、出力レジスタ・バンクと同じクロック・ソースでクロックを供給する必要があります。

ダブル累算レジスタ

ダブル累算レジスタは、アキュムレータのフィードバック・パスに余分なレジスタです。ダブル累算レジスタをイネーブルすると、余分なクロック・サイクルはアキュムレータのフィードバック・パスで遅れることになります。

このレジスタには、出力レジスタ・バンクとしていくつかのCLK、ENA、およびACLR 設定があります。

このレジスタをイネーブルすることによって、可変精度DSPブロックと同じ数を使用して2つのアキュムレータ・チャネルを持つことができます。

出力レジスタ・バンク

クロック信号のポジティブ・エッジは、64ビットのバイパス可能な出力レジスタ・

バンクをトリガして、パワーアップ後にクリアされます。

次の可変精度DSPブロックの信号は、可変精度DSPブロックごとの出力レジスタを制御します。

■ CLK[2..0]

表 3‒2. アキュムレータのファンクションとダイナミック・コントロール信号 ファンク

ション説明 NEGATE LOADCONST ACCUMULATE

ゼロイングアキュムレータをディセーブルします。 0 0 0

プリロード

アキュムレータに初期値をロードします。64ビットのプリロード値の1ビットのみは「1」です。この値は、64ビットの結果の任意の位置に対する DSP結果の丸め処理として使用されます。

0 1 0

累算現在の結果を前回の累算結果に追加します。 0 X⁽¹⁾ 1 デシメー

ション

このファンクションにより、現在の結果が2の補数

に変換され、前の結果に加算されます。 1 X⁽¹⁾ 1 表 3–2の注：

(1) Xは「don’t care」値であることを示します。

(10)

■ ENA[2..0]

■ ACLR[1]

(11)

動作モードの説明

このセクションでは、以下の動作モードを効率的にサポートするためにCyclone Vの可変精度DSPブロックをコンフィギュレーションする方法を説明します。

■ 独立乗算器モード

■ 独立複素数乗算器モード

■ Multiplier Adder Sumモード

■ 36ビット入力に加算する18 x 18乗算モード

■ シストリックFIRモード

独立乗算器モード

独立した入力および出力乗算器モードでは、可変精度DSPブロックは汎用乗算器の個別乗算演算を実行します。

表 3–3に、独立した乗算器モードでのCyclone Vの可変精度DSPブロックの乗算器コンフィギュレーションを示します。

図 3–4に、9 x 9独立乗算器モードでの可変精度DSPブロックを示します。

表 3‒3. 可変精度 DSP ブロックの独立乗算器モードでのコンフィギュレーション

コンフィギュレーションブロックあたりの乗算器数説明

9 x 9 3 図 3–4

18（符号あり）x 18（符号なし）

2 図 3–5

18（符号なし）x 18（符号なし）

18（符号あり）x 19（符号あり）

18（符号なし）x 19（符号あり）

18 x 25 1 図 3–6

20 x 24 1 図 3–7

27 x 27 1 図 3–8

図 3‒4. 可変精度 DSP ブロックごとの 3 つの 9 x 9 独立乗算器モード⁽¹⁾

図 3–4の注：

(1) 3ペアのデータはaxポートおよびayポートにパックされます。resultには３つの18ビット・プロ

ダクトが含まれています。

Input Register Bank

Multiplier

x Result[53..0]

(p2, p1, p0) ay[y2, y1, y0]

ax[x2, x1, x0]

27

54 Variable-Precision DSP Block

Output Register Bank

(12)

第 3 章： Cyclone V デバイスの可変精度 DSP ブロック 3‒11 動作モードの説明

図 3–5に、18 x 18または18 x 19独立乗算器モードでの可変精度DSPブロックを示します。

図 3‒5. 可変精度 DSP ブロックごとの 2 つの 18 x 18 または 18 x 19 独立乗算器モー ド^(1),⁽²⁾

図 3–5の注：

(1) 18 x 19モードではn = 19およびm = 37です。

(2) 18 x 18モードではn = 18およびm = 36です。

図 3–6の注：

(1) チェインアウト加算器またはアキュムレータを組み込めば最大52ビットまでの結果が可能です。

[(m-1)..0]

Multiplier

x

Multiplier

x

Input Register Bank

data_b1[(n-1)..0]

data_a1[17..0]

n

18

Variable-Precision DSP Block

data_b0[(n-1)..0]

data_a0[17..0]

n

18

m

[(m-1)..0]

m

Input Register Bank

Multiplier

Result[42..0]

dataa_b0[17..0]

dataa_a0[24..0]

18

25

x

(13)

図 3–7の注：

図 3–8の注：

Input Register Bank

Multiplier

x Result[43..0]

dataa_b0[19..0]

dataa_a0[23..0]

20

24

Input Register Bank

Multiplier

x Result[53..0]

dataa_b0[26..0]

dataa_a0[26..0]

27

(14)

独立複素数乗算器モード

Cyclone Vデバイスは、Cyclone Vの2つの可変精度DSPブロックを使用して18 x 19 複素数乗算器モードをサポートします。

式 3–1に、複素数乗算の式のサンプルを示します。

虚部の [(a×^{d) + (b}×^{c)] は}¹^{番目の可変精度}^DSPブロックに実装され、そして実部の[(a×^{c) - (b}×^{d)] は}²^{番目の可変精度}^DSPブロックに実装されます。

図 3–9に、18 x 19複素数乗算を示します。

式 3‒1. 複素数乗算の式

a + jb

( ) × ( c + jd ) = [ ( a × c ) – ( b × d ) ] + j a [ ( × d ) + ( b × c ) ]

図 3‒9. 2 つの可変精度 DSP ブロックを使用する 1 つの 18 x 19 複素数乗算器

Variable-Precision DSP Block 1

Variable-Precision DSP Block 2

Input Register Bank

Imaginary Part (ad+bc) Multiplier

c[18..0]

b[17..0]

19

18

Multiplier d[18..0]

a[17..0]

19

18

37 Adder

+

x x

Input Register Bank

Real Part (ac-bd) d[18..0]

b[17..0]

19

18

c[18..0]

a[17..0]

19

18

37

Multiplier

Adder

x x

-

(15)

Multiplier Adder Sum モード

図 3–10に、2つの18 x 19 Multiplier Adder Sumモードで1つの和を得る場合の可変精度DSPブロックを示します。

図 3‒10. 1 つの可変精度 DSP ブロックを使用する 2 つの 18 x 19 乗算器からの 1 つの和

Input Register Bank

Result[36..0]

dataa_y0[18..0]

dataa_x0[17..0]

19

18

datab_y1[18..0]

datab_x1[17..0]

19

18

37 Multiplier

Multiplier

Adder +/-

Chainout adder or accumulator SUB_COMPLEX

+ x

x

(16)

36 ビット入力に加算する 18 x 18 乗算モード

Cyclone Vの可変精度DSPブロックは、18 x 18乗算を1つの36ビット入力に加算することができます。

下位乗算器がバイパスされている間に、18 x 18乗算の入力を提供する上位加算器を使用します。datab_y1[17..0]信号およびdatab_y1[35..18]信号が連結されて、

36ビット入力を生成します。

図 3–11に、可変精度DSPブロックでの36ビット入力に加算する18 x 18乗算モードを示します。

図 3‒11. 36 ビット入力に加算する 18 x 18 乗算モード

Input Register Bank

Result[36..0]

dataa_y0[17..0]

dataa_x0[17..0]

18

datab_y1[35..18]

datab_y1[17..0]

18

37 Multiplier

Adder

Chainout adder or accumulator SUB_COMPLEX

x

+/- +

(17)

シストリック FIR モード

FIRフィルタの基本構造は、次に示す一連の乗算から構成されています。

式 3–2に、FIRフィルタ動作を示します。

タップおよび入力サイズの大きさによっては、多くの加算器のチェイン内での遅延が非常に大きくなることがあります。遅延のパフォーマンスの問題を克服するために、タップごとの追加の遅延要素と共にシストリック・フォームが使用されることで、増大するレイテンシのコストでのパフォーマンスが向上します。

図 3–12に、シストリック・フォームでのFIRフィルタの同等回路を示します。

Cyclone Vの可変精度DSPブロックは、18ビットおよび27ビットのシストリックFIR

の構造をサポートします。

シストリックFIRモードでは、乗算器に対して4つの異なる一連のソースから入力することができます。

■ 2つのダイナミック入力

■ 1つのダイナミック入力および1つの係数入力

■ 1つの係数入力および1つのプリ加算器出力

■ 1つのダイナミック入力および1つのプリ加算器出力

18ビットのシストリックFIRの例—加算器はデュアル44ビット加算器としてコンフィギュレーションされており、18ビット動作を使用するときにオーバーヘッドの 8ビットを与えます（36ビットのプロダクト）。これによって合計256の乗算器プロダクトが可能となります。

式 3‒2. FIR フィルタの基本式

図 3‒12. シストリック FIR フィルタの同等回路

y n [ ] c i [ ]x n i [ – – 1 ]

i=1 k



=

1

−

c

k

] [n x

] [n y

c

1

c

2

c

_k

]

1

[ n

w w

₂

[ n ] w

_k−₁

[ n ] w

_k

[n ]

(18)

図 3–13に、18ビットのシストリックFIRモードを示します。

27ビットのシストリックFIRの例—チェインアウト加算器またはアキュムレータは、64ビット動作用としてコンフィギュレーションされており、27ビットのデータを使用するときにオーバーヘッドの10ビットを提供します（54ビットのプロダクト）。これによって、合計1024の乗算プロダクトが可能となります。

27ビットのシストリックFIRモードによって、DSPブロックごとに1つのステージ・シストリック・フィルタの実装が可能となります。

図 3–14に、27ビットのシストリックFIRモードを示します。

図 3‒13. 18 ビットのシストリック FIR モード

図 3–13の注：

(1) シストリック・レジスタには、出力レジスタ・バンクとして同一のクロック・ソースがあります。

Input Register Bank

dataa_y0[17..0]

dataa_z0[17..0]

dataa_x0[17..0]

COEFSELA[2..0]

datab_y1[17..0]

datab_z1[17..0]

datab_x1[17..0]

COEFSELB[2..0]

+/- Pre-Adder

+/-

Pre-Adder

+/- Internal Coefficient

Multiplier

Adder +/- Systolic

Registers (1)

Systolic Register (1)

+

chainin[43..0]

chainout[43..0]

Result[43..0]

18-bit Systolic FIR x

x

図 3‒14. 27 ビットのシストリック FIR モード

Input Register Bank

dataa_y0[25..0]

dataa_z0[25..0]

dataa_x0[26..0]

COEFSELA[2..0]

Pre-Adder

+/-

Multiplier

Adder +/-

+ chainin[63..0]

chainout[63..0]

27-bit Systolic FIR

27 x

(19)

改訂履歴

表 3–4に、本資料の改訂履歴を示します。

表 3‒4. 改訂履歴

日付バージョン変更内容

2012年6月 2.0

Quartus IIソフトウェアv12.0リリースの更新。

■ 章の再構成。

■「デザインの検討事項」、「加算器」、および「ダブル累算レジスタ」

のセクションの追加。

■ 図 3–1および図 3–13の更新。

■ 表 3–3の追加。

■「シストリック・レジスタ」および「シストリックFIRモード」のセクションの更新。

■ 式 3–2の追加。

■ 図 3–12の追加。

2011年10月 1.0 初版。