UART
セクション 21. UART
ハイライト
本セクションには以下の主要項目を記載しています。
21.1 はじめに ... 21-2 21.2 制御レジスタ ... 21-4 21.3 UART baudレート ジェネレータ ... 21-12 21.4 UARTのコンフィグレーション ... 21-16 21.5 UARTトランスミッタ ... 21-17 21.6 データビットの検出 ... 21-20 21.7 UARTレシーバ ... 21-21 21.8 UARTによる9ビット通信 ... 21-24 21.9 ブレーク シーケンス ... 21-26 21.10初期化 ... 21-26 21.11その他のUART機能 ... 21-27 21.12 UxCTSおよびUxRTS制御ピンの動作 ... 21-30 21.13赤外線サポート ... 21-32 21.14割り込み ... 21-34 21.15 I/Oピンの制御 ... 21-34 21.16省電力モード中のUARTの動作 ... 21-35 21.17各種リセットの影響 ... 21-36 21.18関連アプリケーション ノート ... 21-37 21.19改訂履歴 ... 21-38
注意: この日本語版文書は参考資料としてご利用ください。最新情報は必ずオリジ
ナルの英語版をご参照願います。
21.1 はじめに
汎用非同期送受信(UART)モジュールは、PIC32ファミリのデバイスが提供するシリアル I/O モジュールの1つです。UARTはRS-232、RS-485、LIN、IrDA®等のプロトコルを使って周辺 デバイスやパーソナル コンピュータと通信する全二重方式の非同期通信チャンネルです。
一部のデバイスのUARTモジュールは、UxCTSおよびUxRTSピンを使うハードウェア フロー 制御オプションもサポートし、さらにIrDAエンコーダ/デコーダも備えます。詳細は各デバイ ス データシート内の「UART」を参照してください。
UARTモジュールの主な特長は以下の通りです。
• 全二重の8ビットまたは9ビットデータ転送
• 偶数パリティ、奇数パリティ、パリティなしを選択可能(8ビットデータの場合)
• 1個また2個のストップビット
• ハードウェアによるbaudレート自動検出機能
• 16ビット プリスケーラ付きbaudレート ジェネレータ(BRG)を完全内蔵
• 80 MHｚ で76 bps～20 Mbpsのbaudレートレンジ
• 送信と受信で別々の先入れ/先出し(FIFO)データバッファ
• パリティ、フレーミング、バッファ オーバーラン エラーの検出
• アドレス検出(第9ビット = 1)時にのみ割り込む事が可能
• 送信割り込みと受信割り込みを別々に生成
• 診断用ループバック モードをサポート
• LIN 1.2プロトコルをサポート
UARTの概略ブロック図を図21-1に示します。UARTモジュールは以下の主要ハードウェア要 素で構成されます。
• baudレート ジェネレータ
• 非同期トランスミッタ
• 非同期レシーバとIrDAエンコーダ/デコーダ
Note: ファミリ リファレンス マニュアルの本セクションは、デバイス データシートの
補足を目的としています。本書の内容はPIC32ファミリの一部のデバイスには対 応していません。
本書の内容がお客様のご使用になるデバイスに対応しているかどうかは、最新デ バイス データシート内の「UART」の冒頭に記載している注意書きでご確認くだ さい。
デバイス データシートとファミリ リファレンス マニュアルの各セクションは、マ イクロチップ社のウェブサイト(http://www.microchip.com)でご覧になれます。
UART
図21-1: UARTの概略ブロック図
Baud Rate Generator
UxRX Hardware Flow Control
UARTx Receiver
UARTx Transmitter UxTX
UxCTS(1) UxRTS/BCLKx(1) IrDA®
Note 1: 一部のUARTモジュールでは、これらのピンを使えません。これらのピンが使えるかどう
かは、各デバイス データシート内の「UART」を参照してください。
21.2 制御レジスタ
各UART モジュールには下記の特殊機能レジスタ(SFR)が割り当てられています。
• UxMODE: UARTxモードレジスタ このレジスタは下記の機能を提供します。
- UARTモジュールの有効化/無効化
- IrDAエンコーダ/デコーダの有効化/無効化
- WAKE、ABAUD、ループバック機能の有効化/無効化
- UxRTSおよびUxCTSピンの有効化/無効化
- UxRTSピンの動作モードの設定
- UxRxピン極性の設定
- baudレートのタイプの選択
- データビット数、パリティ、ストップビット数の選択
• UxSTA: UARTxステータス/制御レジスタ このレジスタは下記の機能を提供します。
- 送信割り込みモードの選択 - 受信割り込みモードの選択 - UART送信の有効化/無効化 - アドレス検出モードの制御
- 送信および受信バッファの状態、パリティエラー、フレーミングエラー、オーバーフ ロー エラー等、各種ステータスの表示
• UxTXREG: UARTx送信レジスタ
このレジスタは送信データを格納します。
• UxRXREG: UARTx受信レジスタ
このレジスタは受信データを格納します。
• UxBRG: UART baudレートレジスタ
このレジスタは送信または受信データのbaudレート値を格納します。
UARTタイマモジュールには、割り込み制御用に下記のビットも割り当てられています。
• 送信割り込みイネーブル制御ビット(UxTXIE)
• 送信割り込みフラグ ステータスビット(UXTXIF)
• 受信割り込みイネーブル制御ビット(UxRXIE)
• 受信割り込みフラグ ステータスビット(UxRXIF)
• エラー割り込みイネーブル制御ビット(UxEIE)
• エラー割り込みフラグ ステータスビット(UxEIF)
• 割り込み優先度制御ビット(UxIP<2:0>)
• 割り込み副優先度制御ビット(UxIS<1:0>)
表21-2に、UART関連の全てのレジスタをまとめて示します。表内の各レジスタビットの詳細 な説明は表の後に記載しています。
Note: PIC32ファミリの各デバイスは1つまたは複数のUARTモジュールを備えます。
ピン、制御/ステータスビット、レジスタの名前に含まれる添え字「x」はモジュー ルの番号を表します。詳細は各デバイス データシート内の「UART」を参照して ください。
Note: 一部のデバイスだけがUxRTSおよびUxCTSピンを備えています。ご使用になる
デバイスがこれらのピンを備えているかどうかは、デバイス データシート内の
「ピン割り当て図」を参照してください。
Note: これらのビットの詳細と使用可能かどうかは、各デバイスのデータシート内の「割
り込みコントローラ」と、『セクション08.割り込み』(DS61108)を参照してくだ さい。
UART
表21-2: UART関連SFRのまとめ レジスタ名 Bit
31/23/15/7
Bit 30/22/14/6
Bit 29/21/13/5
Bit 28/20/12/4
Bit 27/19/11/3
Bit 26/18/10/2
Bit 25/17/9/1
Bit 24/16/8/0
UxMODE(1) 31:24 — — — — — — — —
23:16 — — — — — — — —
15:8 ON — SIDL IREN RTSMD(2) — UEN<1:0>(2)
7:0 WAKE LPBACK ABAUD RXINV BRGH PDSEL<1:0> STSEL
UxSTA(1) 31:24 — — — — — — — ADM_EN
23:16 ADDR<7:0>
15:8 UTXISEL<1:0> UTXINV URXEN UTXBRK UTXEN UTXBF TRMT
7:0 URXISEL<1:0> ADDEN RIDLE PERR FERR OERR URXDA
UxTXREG 31:24 — — — — — — — —
23:16 — — — — — — — —
15:8 — — — — — — — TX<8>
7:0 TX<7:0>
UxRXREG 31:24 — — — — — — — —
23:16 — — — — — — — —
15:8 — — — — — — — RX<8>
7:0 RX<7:0>
UxBRG(1) 31:24 — — — — — — — —
23:16 — — — — — — — —
15:8 BRG<15:8>
7:0 BRG<7:0>
Note 1: これらのレジスタは対応するクリア/セット/反転レジスタを備え、それらのアドレスはそれぞれ0x4/0x8/0xCバイ トオフセットしています。クリア/セット/反転レジスタは、対応するレジスタの名前の後にそれぞれ「CLR」、「SET」、
「INV」を追加した名前を持ちます(例:UxMODECLR)。これらのレジスタの任意のビットに「1」を書き込むと、対 応するレジスタの対応するビットがそれぞれクリア、セット、反転されます。これらのレジスタからの読み出しは無 視されます。
2: 一部のUARTモジュールはこれらのビットを備えていません。UARTモジュールでこれらのビットを使えるかどうか は、各デバイス データシート内の「UART」を参照してください。
レジスタ21-1: UxMODE: UARTxモードレジスタ ビット
レンジ
Bit 31/23/15/7
Bit 30/22/14/6
Bit 29/21/13/5
Bit 28/20/12/4
Bit 27/19/11/3
Bit 26/18/10/2
Bit 25/17/9/1
Bit 24/16/8/0
31:24 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0
— — — — — — — —
23:16 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0
— — — — — — — —
15:8
R/W-0 U-0 R/W-0 R/W-0 R/W-0 U-0 R/W-0 R/W-0
ON(1) — SIDL IREN RTSMD(2) — UEN<1:0>(2)
7:0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0
WAKE LPBACK ABAUD RXINV BRGH PDSEL<1:0> STSEL
凡例:
R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し
-n = POR時の値 1 = ビットはセット 0 = ビットはクリア x = ビットは未知
bit 31-16 未実装:「0」として読み出し bit 15 ON: UARTxイネーブルビット(1)
1 = UARTxを有効にする(UARTxはUEN<1:0>およびUTXEN制御ビットの定義に従ってUARTxピンを制 御する)
0 = UARTxを無効にする(全てのUARTxピンはPORTx、TRISx、LATxレジスタの対応するビットにより制 御され、UARTxの消費電力は最小になる)
bit 14 未実装:「0」として読み出し
bit 13 SIDL: アイドル中停止ビット
1 = デバイスがアイドルに移行すると動作を停止する 0 = アイドル中も動作を継続する
bit 12 IREN: IrDA®エンコーダ/デコーダ イネーブルビット 1 = IrDAを有効にする
0 = IrDAを無効にする
bit 11 RTSMD: UxRTSピンモード選択ビット(2) 1 = UxRTSピンを片方向モードにする 0 = UxRTSピンをフロー制御モードにする
bit 10 未実装:「0」として読み出し
bit 9-8 UEN<1:0>: UARTxイネーブルビット(2)
11 = UxTX、UxRX、UxBCLKピンを有効にして使い、UxCTSピンはPORTxレジスタの対応するビットに より制御される
10 = UxTX、UxRX、UxCTS、UxRTSピンを有効にして使う
01 = UxTX、UxRX、UxRTSピンを有効にして使い、UxCTSピンはPORTxレジスタの対応するビットによ り制御される
00 = UxTXおよびUxRXピンを有効にして使い、UxCTSおよびUxRTS/UxBCLKピンはPORTxレジスタの対 応するビットにより制御される
bit 7 WAKE: スリープ中スタートビット検出時復帰イネーブルビット
1 = 復帰を有効にする 0 = 復帰を無効にする
bit 6 LPBACK: UARTxループバック モード選択ビット
1 = ループバック モードを有効にする 0 = ループバック モードを無効にする
Note 1: PBCLK分周比を1:1にしている場合、周辺モジュールのONビットをクリアした命令の直後のSYSCLK
サイクルでは、そのモジュールのSFRに対する読み/書きをユーザ ソフトウェアで実行しないでください。
2: 一部の UART モジュールはこれらのビットを備えません。UART モジュールでこれらのビットを使える かどうかは、各デバイス データシート内の「UART」を参照してください。
UART
bit 5 ABAUD: baudレート自動検出イネーブルビット
1 = 次のキャラクタでbaudレート計測を有効にする(同期キャラクタ(0x55)の受信が必要)。このビットは 完了時にハードウェアでクリアされる
0 = baudレート自動検出を無効にする、または自動検出は完了した
bit 4 RXINV: 受信極性反転ビット
1 = UxRXのアイドル状態は「0」
0 = UxRXのアイドル状態は「1」
bit 3 BRGH: 高baudレート イネーブルビット
1 = 高速モード(4x baudクロックを有効にする) 0 = 標準速モード(16x baudクロックを有効にする) bit 2-1 PDSEL<1:0>: パリティ/データ選択ビット
11 = 9ビットデータ、パリティなし 10 = 8ビットデータ、奇数パリティ 01 = 8ビットデータ、偶数パリティ 00 = 8ビットデータ、パリティなし
bit 0 STSEL: ストップビット選択ビット
1 = 2個のストップビット 0 = 1個のストップビット
レジスタ21-1: UxMODE: UARTxモードレジスタ (続き)
Note 1: PBCLK分周比を1:1にしている場合、周辺モジュールのONビットをクリアした命令の直後のSYSCLK
サイクルでは、そのモジュールのSFRに対する読み/書きをユーザ ソフトウェアで実行しないでください。
2: 一部の UART モジュールはこれらのビットを備えません。UART モジュールでこれらのビットを使える かどうかは、各デバイス データシート内の「UART」を参照してください。
レジスタ21-2: UxSTA: UARTxステータス/制御レジスタ ビット
レンジ
Bit 31/23/15/7
Bit 30/22/14/6
Bit 29/21/13/5
Bit 28/20/12/4
Bit 27/19/11/3
Bit 26/18/10/2
Bit 25/17/9/1
Bit 24/16/8/0
31:24 U-0 U-0 U-0 U-0 U-0 U-0 U-0 R/W-0
— — — — — — — ADM_EN
23:16 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0
ADDR<7:0>
15:8 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R-0 R-1
UTXISEL<1:0>(1) UTXINV URXEN UTXBRK UTXEN UTXBF TRMT
7:0 R/W-0 R/W-0 R/W-0 R-1 R-0 R-0 R/W-0 R-0
URXISEL<1:0>(1) ADDEN RIDLE PERR FERR OERR URXDA
凡例:
R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し
-n = POR時の値 1 = ビットはセット 0 = ビットはクリア x = ビットは未知
bit 31-25 未実装:「0」として読み出し
bit 24 ADM_EN: 自動アドレス検出モード イネーブルビット
1 = 自動アドレス検出モードを有効にする 0 = 自動アドレス検出モードを無効にする bit 23-16 ADDR<7:0>: 自動アドレスマスク ビット
ADM_EN ビットを「1」にセットした場合、この値によって自動アドレス検出に使うアドレス キャラク
タを定義します。
bit 15-14 UTXISEL<1:0>: 送信割り込みモード選択ビット(1) 4段FIFOを備えるUARTモジュールの場合: 11 =予約済み(使用禁止)
10 =送信バッファがエンプティになった時点で割り込みフラグビットをセットする 01 =全てのキャラクタの送信が完了した時点で割り込みフラグビットをセットする
00 =送信バッファに1つ以上の空き位置ができた時点で割り込みフラグビットをセットする 8段FIFOを備えるUARTモジュールの場合:
11 =予約済み(使用禁止)
10 =送信バッファがエンプティであれば割り込みフラグビットをアサートし続ける 01 =全てのキャラクタの送信完了後割り込みフラグビットをアサートし続ける
00 =送信バッファに1つ以上の空き位置が存在すれば割り込みフラグビットをアサートし続ける
bit 13 UTXINV: 送信極性反転ビット
IrDAモードが無効(IREN (UxMODE<12>) = 0)の場合: 1 = UxTXのアイドル状態は「0」
0 = UxTXのアイドル状態は「1」
IrDAモードが有効(IREN (UxMODE<12>) = 1)の場合: 1 = IrDAエンコードされたUxTXのアイドル状態は「1」
0 = IrDAエンコードされたUxTXのアイドル状態は「0」
bit 12 URXEN: レシーバ イネーブルビット
1 = UARTxレシーバを有効にする(ON =1であればUARTxがUxRXピンを制御する)
0 = UARTxレシーバを無効にする(UARTxモジュールはUxRXピンを制御せず、ポートがUxRXピンを制御 する)
bit 11 UTXBRK: 送信ブレークビット
1 = 次の送信でブレークを送信する(スタートビットの後に12個の「0」ビットとストップビットが続く。
このビットはブレーク送信完了時にハードウェアでクリアされる) 0 = ブレーク送信は無効または完了した
Note 1: これらのビットの機能は、デバイスが実装しているUART モジュールのタイプによって異なります。利
用可能な割り込みモードについては、各デバイス データシート内の「UART」を参照してください。
UART
bit 10 UTXEN: 送信イネーブルビット
1 = UARTxトランスミッタを有効にする(ON =1であればUARTxはUxTXピンを制御する)
0 = UARTxトランスミッタを無効にする(保留中の送信を全て中止し、バッファをリセットする。ポート がUxTXピンを制御する)
bit 9 UTXBF: 送信バッファフル ステータスビット(読み出し専用)
1 = 送信バッファはフル
0 = 送信バッファはフルではない(少なくともあと1つのキャラクタを書き込める)
bit 8 TRMT: 送信シフトレジスタ エンプティビット(読み出し専用)
1 = 送信シフトレジスタも送信バッファもエンプティ(直前の送信は完了した)
0 = 送信シフトレジスタはエンプティではない(送信中または送信バッファ内に送信待ちのデータが存在 する)
bit 7-6 URXISEL<1:0>: 受信割り込みモード選択ビット(1) 4段FIFOを備えるUARTモジュールの場合:
11 =受信バッファがフルになった(4個のデータキャラクタを格納した)時点で割り込みフラグビットを セットする
10 =受信バッファが3/4フルになった(3個のデータキャラクタを格納した)時点で割り込みフラグビット をセットする
0x = 1個のキャラクタを受信した時点で割り込みフラグビットをセットする 8段FIFOを備えるUARTモジュールの場合:
11 =予約済み(使用禁止)
10 =受信バッファが3/4フル以上(6個以上のデータキャラクタを格納中)であれば割り込みフラグビット をアサートし続ける
01 =受信バッファが1/2フル以上(4個以上のデータキャラクタを格納中)であれば割り込みフラグビット をアサートし続ける
00 =受信バッファがエンプティでなければ(少なくとも1個のデータキャラクタを格納していれば)割り込 みフラグビットをアサートし続ける
bit 5 ADDEN: アドレス キャラクタ(受信データのbit 8 = 1)検出ビット
1 = アドレス検出モードを有効にする(この制御ビットは9ビットモードを選択した場合にのみ効力を持 ちます)
0 = アドレス検出モードを無効にする
bit 4 RIDLE: レシーバアイドル ビット(読み出し専用)
1 = レシーバはアイドル中 0 = レシーバはデータを受信中
bit 3 PERR: パリティエラー ステータスビット(読み出し専用)
1 = 現在のキャラクタでパリティエラーを検出した 0 = パリティエラーは検出していない
bit 2 FERR: フレーミング エラー ステータスビット(読み出し専用)
1 = 現在のキャラクタでフレーミング エラーを検出した 0 = フレーミング エラーは検出していない
bit 1 OERR: 受信バッファ オーバーラン エラー ステータスビット
このビットはハードウェアでセットされ、ソフトウェアでのみクリア(=0)できます。セットされたOERR ビットをクリアすると、受信バッファとRSRはエンプティ状態にリセットされます。
1 = 受信バッファがオーバーフローした 0 = 受信バッファはオーバーフローしていない
bit 0 URXDA: 受信バッファ内データ読み出し可能ビット(読み出し専用)
1 = 受信バッファ内にデータが存在する(少なくとも1つのキャラクタを読み出せる) 0 = 受信バッファはエンプティ
レジスタ21-2: UxSTA: UARTxステータス/制御レジスタ (続き)
Note 1: これらのビットの機能は、デバイスが実装しているUART モジュールのタイプによって異なります。利
用可能な割り込みモードについては、各デバイス データシート内の「UART」を参照してください。
レジスタ21-3: UxTXREG: UARTx送信レジスタ ビット
レンジ
Bit 31/23/15/7
Bit 30/22/14/6
Bit 29/21/13/5
Bit 28/20/12/4
Bit 27/19/11/3
Bit 26/18/10/2
Bit 25/17/9/1
Bit 24/16/8/0
31:24 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0
— — — — — — — —
23:16 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0
— — — — — — — —
15:8 U-0 U-0 U-0 U-0 U-0 U-0 U-0 R/W-0
— — — — — — — TX<8>
7:0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0
TX<7:0>
凡例:
R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し
-n = POR時の値 1 = ビットはセット 0 = ビットはクリア x = ビットは未知
bit 31-9 未実装:「0」として読み出し
bit 8-0 TX<8:0>: 送信キャラクタのデータbit 8-0
レジスタ21-4: UxRXREG: UARTx受信レジスタ ビット
レンジ
Bit 31/23/15/7
Bit 30/22/14/6
Bit 29/21/13/5
Bit 28/20/12/4
Bit 27/19/11/3
Bit 26/18/10/2
Bit 25/17/9/1
Bit 24/16/8/0
31:24 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0
— — — — — — — —
23:16 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0
— — — — — — — —
15:8 U-0 U-0 U-0 U-0 U-0 U-0 U-0 R-0
— — — — — — — RX<8>
7:0 R-0 R-0 R-0 R-0 R-0 R-0 R-0 R-0
RX<7:0>
凡例:
R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し
-n = POR時の値 1 = ビットはセット 0 = ビットはクリア x = ビットは未知
bit 31-9 未実装:「0」として読み出し
bit 8-0 RX<8:0>: 受信キャラクタのデータbit 8-0
UART
レジスタ21-5: UxBRG: UART baudレートレジスタ ビット
レンジ
Bit 31/23/15/7
Bit 30/22/14/6
Bit 29/21/13/5
Bit 28/20/12/4
Bit 27/19/11/3
Bit 26/18/10/2
Bit 25/17/9/1
Bit 24/16/8/0
31:24 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0
— — — — — — — —
23:16 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0
— — — — — — — —
15:8 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0
BRG<15:8>
7:0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0
BRG<7:0>
凡例:
R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し
-n = POR時の値 1 = ビットはセット 0 = ビットはクリア x = ビットは未知
bit 31-16 未実装:「0」として読み出し
bit 15-0 BRG<15:0>: baudレート分周比ビット
21.3 UART BAUD レート ジェネレータ
UARTモジュールは専用の16ビットbaudレート ジェネレータ(BRG)を備えています。UxBRG レジスタはフリーランニング16ビットタイマの周期を制御します。式21-1に、BRGH = 0の 場合のbaudレートの計算式を示します。
式21-1: UART baudレート(BRGH = 0)
例21-1に、下記条件におけるbaudレート誤差の計算例を示します。
• FPB = 4 MHz
• 目標baudレート = 9600
例21-1: baudレート誤差の計算(BRGH = 0)
BRGH = 0とした場合、可能な最大baudレート (UxBRG =0) はFPB/16 、可能な最小 baud レートはFPB/(16 * 65536)です。
式21-2に、BRGH = 1とした場合のbaudレートの計算式を示します。
式21-2: UART baudレート(BRGH = 1)
BRGH = 1とした場合、可能な最大baudレート(UxBRG =0)はFPB/4 、可能な最小baudレー トはFPB/(4 * 65536)です。
UxBRGレジスタに更新値を書き込むと、baudレートカウンタはリセット(クリア)されます。
これにより、BRGはタイマ オーバーフローを待たずに更新されたbaudレートを出力できます。
21.3.1 baud レートテーブル
一般的な周辺モジュール バスクロック(PBCLK)周波数(FPB)におけるUART baudレートを
表21-2に示します。表には、各周波数における最小および最大baudレートも記載しています。
Note: FPB: PBCLK周波数
UxBRG FPB
16Baud Rate ---–1
=
Baud Rate FPB 16UxBRG+1 ---
=
Desired Baud Rate = FPB/(16 (UxBRG + 1)) Solving for UxBRG value:
UxBRG = ((FPB/Desired Baud Rate)/16) – 1 UxBRG = ((4000000/9600)/16) – 1
UxBRG = [25.042] = 25
Calculated Baud Rate= 4000000/(16 (25 + 1))
= 9615
Error = (Calculated Baud Rate – Desired Baud Rate) Desired Baud Rate = (9615 – 9600)/9600
= 0.16%
Note: FPB: PBCLK周波数
UxBRG FPB 4Baud Rate ---–1
=
Baud Rate FPB 4UxBRG+1 ---
=
UART
表21-2: UART baudレート(UxMODE.BRGH = 「0」) 目標baud
レート
周辺モジュール バスクロック 40 MHz
周辺モジュール バスクロック 33 MHz
周辺モジュール バスクロック 30 MHz
実際の
baudレート %誤差 BRG値
(10進数)
実際の
baudレート %誤差 BRG値
(10進数)
実際の
baudレート %誤差 BRG値
(10進数)
110 110.0 0.00 22726.0 110.0 0.0 18749.0 110.0 0.0 17044.0
300 300.0 0.00 8332.0 300.0 0.0 6874.0 300.0 0.0 6249.0
1200 1200.2 0.02 2082.0 1199.8 0.0 1718.0 1199.6 0.0 1562.0
2400 2399.2 -0.03 1041.0 2401.0 0.0 858.0 2400.8 0.0 780.0
9600 9615.4 0.16 259.0 9593.0 -0.1 214.0 9615.4 0.2 194.0
19.2 K 19230.8 0.16 129.0 19275.7 0.4 106.0 19132.7 -0.4 97.0
38.4 K 38461.5 0.16 64.0 38194.4 -0.5 53.0 38265.3 -0.4 48.0
56 K 55555.6 -0.79 44.0 55743.2 -0.5 36.0 56818.2 1.5 32.0
115 K 113636.4 -1.19 21.0 114583.3 -0.4 17.0 117187.5 1.9 15.0
250 K 250000.0 0.00 9.0 257812.5 3.1 7.0
300 K 294642.9 -1.8 6.0
500 K 500000.0 0.00 4.0 515625.0 3.1 3.0
最小レート 38.1 0.0 65535 31.5 0.0 65535 28.6 0.0 65535 最大レート 2500000 0.0 0 2062500 0.0 0 1875000 0.0 0
目標baud レート
周辺モジュール バスクロック 25 MHz
周辺モジュール バスクロック 20 MHz
周辺モジュール バスクロック 18.432 MHz
実際の
baudレート %誤差 BRG値
(10進数)
実際の baudレート
% 誤差
BRG値 (10進数)
実際の
baudレート %誤差 BRG値
(10進数)
110 110.0 0.00 14204.0 110.0 0.0 11363.0 110.0 0.0 10472.0
300 300.0 0.01 5207.0 300.0 0.0 4166.0 300.0 0.0 3839.0
1200 1200.1 0.01 1301.0 1199.6 0.0 1041.0 1200.0 0.0 959.0
2400 2400.2 0.01 650.0 2399.2 0.0 520.0 2400.0 0.0 479.0
9600 9585.9 -0.15 162.0 9615.4 0.2 129.0 9600.0 0.0 119.0
19.2 K 19290.1 0.47 80.0 19230.8 0.2 64.0 19200.0 0.0 59.0
38.4 K 38109.8 -0.76 40.0 37878.8 -1.4 32.0 38400.0 0.0 29.0
56 K 55803.6 -0.35 27.0 56818.2 1.5 21.0 54857.1 -2.0 20.0
115 K 111607.1 -2.95 13.0 113636.4 -1.2 10.0 115200.0 0.2 9.0
250 K 250000.0 0.0 4.0
300 K 500 K
最小レート 23.8 0.0 65535 19 0.0 65535 18 0.0 65535 最大レート 1562500 0.0 0 1250000 0.0 0 1152000 0.0 0
目標baud レート
周辺モジュール バスクロック 16 MHz
周辺モジュール バスクロック 12 MHz
周辺モジュール バスクロック 10 MHz
実際の
baudレート %誤差 BRG値
(10進数)
実際の
baudレート %誤差 BRG値
(10進数)
実際の
baudレート %誤差 BRG値
(10進数)
110 110.0 0.00 9090.0 110.0 0.0 6817.0 110.0 0.0 5681.0
300 300.0 0.01 3332.0 300.0 0.0 2499.0 300.0 0.0 2082.0
1200 1200.5 0.04 832.0 1200.0 0.0 624.0 1199.6 0.0 520.0
2400 2398.1 -0.08 416.0 2396.2 -0.2 312.0 2403.8 0.2 259.0
9600 9615.4 0.16 103.0 9615.4 0.2 77.0 9615.4 0.2 64.0
19.2 K 19230.8 0.16 51.0 19230.8 0.2 38.0 18939.4 -1.4 32.0
38.4 K 38461.5 0.16 25.0 37500.0 -2.3 19.0 39062.5 1.7 15.0
56 K 55555.6 -0.79 17.0 57692.3 3.0 12.0 56818.2 1.5 10.0
115 K 111111.1 -3.38 8.0 6.0
250 K 250000.0 0.00 3.0 250000.0 0.0 2.0
300 K
500 K 500000.0 0.00 1.0
最小レート 15 0.0 65535 11 0.0 65535 10 0.0 65535 最大レート 1000000 0.0 0 750000 0.0 0 625000 0.0 0
表21-2: UART baudレート(UxMODE BRGH = 「0」) 目標baud
レート
周辺モジュール バスクロック 8 MHz
周辺モジュール バスクロック 5 MHz
周辺モジュール バスクロック 4 MHz
実際の baudレート
% 誤差
BRG値 (10進数)
実際の
baudレート %誤差 BRG値
(10進数)
実際の
baudレート %誤差 BRG値
(10進数)
110 110.0 0.01 4544.0 110.0 0.0 2840.0 110.0 0.0 2272.0
300 299.9 -0.02 1666.0 299.9 0.0 1041.0 300.1 0.0 832.0
1200 1199.0 -0.08 416.0 1201.9 0.2 259.0 1201.9 0.2 207.0
2400 2403.8 0.16 207.0 2403.8 0.2 129.0 2403.8 0.2 103.0
9600 9615.4 0.16 51.0 9469.7 -1.4 32.0 9615.4 0.2 25.0
19.2 K 19230.8 0.16 25.0 19531.3 1.7 15.0 19230.8 0.2 12.0
38.4 K 38461.5 0.16 12.0 39062.5 1.7 7.0
56 K 55555.6 -0.79 8.0
115 K
250 K 250000.0 0.00 1.0
300 K
500 K 500000.0 0.00 0.0
最小レート 8 0.0 65535 5 0.0 65535 4 0.0 65535 最大レート 500000 0.0 0 312500 0.0 0 250000 0.0 0
目標baud レート
周辺モジュール バスクロック 7.68 MHz
周辺モジュール バスクロック 7.15909 MHz
周辺モジュール バスクロック 5.0688 MHz
実際の
baudレート %誤差 BRG値
(10進数)
実際の
baudレート %誤差 BRG値
(10進数)
実際の
baudレート %誤差 BRG値
(10進数)
110 110.0 -0.01 4363.0 110.0 0.0 4067.0 110.0 0.0 2879.0
300 300.0 0.00 1599.0 300.1 0.0 1490.0 300.0 0.0 1055.0
1200 1200.0 0.00 399.0 1199.6 0.0 372.0 1200.0 0.0 263.0
2400 2400.0 0.00 199.0 2405.6 0.2 185.0 2400.0 0.0 131.0
9600 9600.0 0.00 49.0 9520.1 -0.8 46.0 9600.0 0.0 32.0
19.2 K 19200.0 0.00 24.0 19454.0 1.3 22.0 18635.3 -2.9 16.0
38.4 K 36923.1 -3.85 12.0 37286.9 -2.9 11.0 39600.0 3.1 7.0
56 K 53333.3 -4.76 8.0 55930.4 -0.1 7.0
115 K 120000.0 4.35 3.0 111860.8 -2.7 3.0
250 K 240000.0 -4.00 1.0
300 K 500 K
最小レート 7 0.0 65535 7 0.0 65535 5 0.0 65535 最大レート 480000 0.0 0 447443 0.0 0 316800 0.0 0
目標baud レート
周辺モジュール バスクロック 3.579545 MHz
周辺モジュール バスクロック 3.072 MHz
周辺モジュール バスクロック 1.8432 MHz
実際の
baudレート %誤差 BRG値
(10進数)
実際の
baudレート %誤差 BRG値
(10進数)
実際の
baudレート %誤差 BRG値
(10進数)
110 110.0 -0.01 2033.0 110.0 0.0 1744.0 110.0 0.0 1046.0
300 299.9 -0.04 745.0 300.0 0.0 639.0 300.0 0.0 383.0
1200 1202.8 0.23 185.0 1200.0 0.0 159.0 1200.0 0.0 95.0
2400 2405.6 0.23 92.0 2400.0 0.0 79.0 2400.0 0.0 47.0
9600 9727.0 1.32 22.0 9600.0 0.0 19.0 9600.0 0.0 11.0
19.2 K 18643.5 -2.90 11.0 19200.0 0.0 9.0 19200.0 0.0 5.0
38.4 K 37286.9 -2.90 5.0 38400.0 0.0 4.0 38400.0 0.0 2.0
56 K 55930.4 -0.12 3.0
115 K 111860.8 -2.73 1.0
250 K 300 K 500 K
最小レート 3 0.0 65535 3 0.0 65535 2 0.0 65535 最大レート 223722 0.0 0 192000 0.0 0 115200 0.0 0
UART 21.3.2 BCLKx 出力
UARTとBCLKx出力が有効(UEN<1:0>ビット(UxMODE<9:8>) = 11)な場合、BCLKxピンは
16x baudクロックを出力します。この機能は、外部のIrDAエンコーダ/デコーダをサポート
するために使います ( 図 21-2 参照 )。スリープ中、BCLKx 出力は LOW 状態を維持します。
UARTがこのモード(UEN<1:0>ビット(UxMODE<9:8>) = 11)で動作している間は、PORTxお
よびTRISxラッチビットの状態に関係なく、BCLKxは常に出力として機能します。
図21-2: UxBRGの設定とBCLKx出力の関係
Note: 一部のUARTモジュールはBCLKxピンをサポートしません。ご使用になるデバ
イスのUARTモジュールでこのピンを使えるかどうかは、各デバイス データシー ト内の「UART」を参照してください。
(n + 1) / FPB PBCLK
BCLK (BRG = 0) BCLK (BRG = 1) BCLK (BRG = 2) BCLK (BRG = 3) BCLK (BRG = 4)
BCLK (BRG = n)
21.4 UART のコンフィグレーション
UARTは標準の非ゼロ復帰(NRZ)フォーマット(1個のスタートビット、8または9個のデータ ビット、1または2個のストップビット)を使います。ハードウェアはパリティをサポートし、
偶数パリティ/ 奇数パリティ / パリティなしに設定できます。既定値のパワーオン リセット
(POR)設定は、最も一般的なデータ フォーマットである「8ビット、パリティなし、1個のス
トップビット」(8, N, 1)です。データビット数、スタートビット数、パリティはPDSEL<1:0>
(UxMODE<2:1>) およびSTSEL(UxMODE<0>)ビットで指定します。USARTは最下位ビット
(LSb) から順に送受信します。UART のトランスミッタとレシーバは別々に動作しますが、同
じデータ フォーマットとbaudレートを使います。
21.4.1 UART の有効化
ONビット(UxMODE<15>)をセットするとUARTモジュールは有効になります。UARTのト ラ ン ス ミ ッ タと レ シ ー バ は、そ れ ぞ れ UTXEN ビッ ト (UxSTA<10>) と URXEN ビ ッ ト
(UxSTA<12>)をセットすると有効になります。これらのビットをセットすると、UxTXおよび
UxRXピンはそれぞれ出力および入力として設定されます。これは対応する I/Oポートピンの
TRISxおよびPORTxレジスタビットの設定よりも優先されます。
21.4.2 UART の無効化
ONビットをクリアするとUARTモジュールは無効になります。これは全てのリセット後の既 定値状態です。UARTを無効にすると、全てのUARTピンはPORTxおよびTRISxレジスタの 対応するビットの設定に従ってポートピンとして動作します。
UARTモジュールを無効にするとバッファはエンプティ状態にリセットされ、バッファ内の全 てのデータは失われます。
UARTモジュールを無効にすると、モジュールに関連する全てのエラーフラグとステータスフ ラグはリセットされます。またUxSTAレジスタのURXDA、OERR、FERR、PERR、UTXEN、
URXEN、UTXBRK、UTXBF ビットはクリアされ、RIDLEおよび TRMTビットはセットされ
ます。ADDEN、URXISEL<1:0>、UTXISEL<1:0>を含むその他の制御ビットとUxMODEおよ
びUxBRGレジスタはリセットの影響を受けません。
UART モジュールの動作中に ON ビットをクリアすると保留中の送受信は全て中止され、モ ジュールは上記の状態にリセットされます。UARTモジュールを再度有効にすると、モジュー ルは以前と同じコンフィグレーションで再起動します。
UART 21.5 UART トランスミッタ
図21-3にUARTトランスミッタのブロック図を示します。トランスミッタの中核となるのが 送信シフトレジスタ(UxTSR)です。UxTSRレジスタには送信FIFOバッファ(UxTXREG)から データが転送されます。UxTXREGレジスタにはソフトウェアでデータを書き込みます。UxTSR レジスタ内のデータのストップビットが送信されるまで、FIFO バッファ内の次のデータは
UxTSRレジスタに転送されません。ストップビットが送信され次第、UxTXREGレジスタから
UxTSRレジスタに次のデータが転送されます(送信待ちのデータが存在する場合)。
図21-3: UARTトランスミッタのブロック図(1)
UTXEN ビット (UxSTA<10>) をセットすると送信が有効になります。UxTXREG レジスタに データが書き込まれ、かつbaudレート ジェネレータ(UxBRG)がシフトクロックを生成する まで、実際の送信は始まりません(図21-3参照)。先にUxTXREGレジスタにデータを書き込 んでおけば、UTXEN ビットをセットする事で送信を開始できます。通常、最初の送信開始時
にUxTSRレジスタはエンプティであるため、UxTXREGに書き込んだデータは即座にUxTSR
に転送されます。送信中にUTXENビットをクリアすると送信は中止され、トランスミッタは リセットされます。結果として、UxTXピンはUTXINVビット(UxSTA<13>)で定義した状態に 戻ります。
9ビット送信を選択するには、PDSEL<1:0>ビット(UxMODE<2:1>)を「11」に設定する必要 があります。
Note: UxTSR レジスタはデータメモリ内に配置されないため、ユーザ アプリケーショ
ンからはアクセスできません。
Write
TX8 FIFO Slot(1)
Load UxTSR
Transmit Control – Control UxTSR – Control Buffer – Generate Flags – Generate Interrupt
UxTXIF
Data (Start) (Stop)
Parity Parity Generator
Transmit Shift Register(UxTSR)
Divider
Control Signals
Baud Clock from Baud Rate Generator Internal Data Bus
UTXBRK
UxTX UxTX
UxMODE UxSTA
32
Write
Transmit FIFO
32 9 8 0
UxCTS(2)
Note 1: デバイスが8段FIFOを実装しているかどうかは、デバイス データシート内の「UART」を参照してください。
2: デバイスがUxCTSピンを実装しているかどうかは、デバイス データシート内の「ピン配置図」を参照してく ださい。
(up to 8 levels deep) TX4 FIFO Slot
21.5.1 送信バッファ (UxTXREG)
送信バッファは最大8段の深さを持つ9ビット幅のバッファです。送信シフトレジスタ(UxTSR) と合わせて最大9段のバッファを構成できます。UxTXREGの内容がUxTSRレジスタに転送 されると、 そのバッファ位置に新しいデータを書き込めます。バッファがフルになるとUTXBF
ビット(UxSTA<9>)がセットされます。ユーザ アプリケーションがフル状態のバッファに書き
込みを試みても、FIFOは新しいデータを受け付けません。
FIFO は全てのデバイスリセット時にリセットされますが、デバイスの省電力モードへの移行 時あるいは省電力モードからの復帰時には影響を受けません。
21.5.2 送信割り込み
送信割り込みフラグ ステータスビット(UxTXIF)は、対応する割り込みフラグステータス レジ スタ(IFS)に格納されています。UTXISEL制御ビット(UxSTA<15:14>)は、UART送信割り込 みの生成タイミングを指定します。UxTXIF ビットはモジュールを有効にするとセットされま す。割り込みモードは動作中に変更可能ですが、バッファがエンプティではない状態での変更 は推奨しません。
UxTXIFフラグビットはUxTXREGレジスタのステータスを示し、TRMT ビット(UxSTA<8>)
は UxTSR レジスタのステータスを示します。TRMT ステータスビットは、UxTSR のエンプ
ティ時にセットされる読み出し専用ビットです。このビットには割り込みロジックは関連付け られていないため、UxTSR レジスタがエンプティであるかどうかを判断するには、ユーザ ア プリケーションでこのビットをポーリングする必要があります。
4段FIFOを備えたUARTモジュールの場合、対応するIFSxレジスタの対応するUxTXIFフラ グビットをクリアすれば割り込みをクリアできます。
8 段 FIFOを備えたUART モジュールでは、UTXISEL制御ビットで定義した割り込み条件が
「真」である限りUxTXIFフラグビットはアサートされ続けます。つまり、これらのモジュール の割り込みをクリアするには、UTXISEL制御ビットで定義した割り込み条件が「真」ではなく なった事をユーザ アプリケーションで確認してから、対応するUxTXIFフラグビットをクリア する必要があります。
21.5.3 UART 送信のセットアップ
UART送信のセットアップ手順は以下の通りです。
1. UxBRGレジスタを適切なbaudレートに初期化する(21.3「UART baudレート ジェネレー タ」参照)。
2. PDSEL<1:0>ビット(UxMODE<2:1>)とSTSEL (UxMODE<0>)ビットでデータビット数、
ストップビット数、パリティを設定する
3. 送信割り込みを有効にする場合、対応する割り込みイネーブル制御レジスタ(IEC)のUxTXIE 制御ビットをセットする。対応する割り込み優先度制御レジスタ(IPC)のUxIP<2:0>および
UxIS<1:0> 制御ビットで送信割り込みの割り込み優先度と副優先度を定義する。さらに、
UTXISELビット(UxSTA<15:14>)で送信割り込みモードを選択する。
4. UTXENビット(UxSTA<10>)をセットして送信を有効にする(UxTXIFビットもセットされ る)。UART送信割り込みをサービスするソフトウェア ルーチン内でUxTXIFビットをクリ アする。以後、UxTXIFビットはUTXISEL<1:0>制御ビットにより制御される。
5. ONビット(UxMODE<15>)をセットしてUARTモジュールを有効にする。
6. UxTXREGレジスタにデータを書き込む(送信開始)。
Note: FIFOの段数についてはデバイス データシート内の「UART」を参照してください。
UART
21.5.4 ブレーク キャラクタの送信
ブレーク キャラクタは1個のスタートビットを先頭に12個の「0」ビットと1個のストップ ビットで構成されます。UARTモジュールを有効にし、UxTXREGにデータを書き込んだ状態 でUTXEN (UxSTA<10>)ビットとUTXBRK (UxSTA<11>)ビットをセットすると、フレームブ レーク キャラクタが送信されます。ブレーク キャラクタを送信するには、UxTXREGレジスタ に対して1回のダミー書き込みが必要です。ブレーク キャラクタを送信する目的でUxTXREG レジスタに書き込んだデータ値は無視されます。この書き込みは正しいシーケンスを開始する 事だけを目的とし、全てゼロのデータが送信されます。
ブレーク送信が完了すると、ハードウェアは自動的に UTXBRK ビットをクリアします。この ため、ブレーク送信中に次の送信バイト(通常、LIN仕様では同期キャラクタ)を送信FIFOに プリロードできます。
TRMTビット(UxSTA<8>)は、通常の送信と同様に、送信シフトレジスタがエンプティかどう
かを示します。図21-4に、ブレーク キャラクタ送信シーケンスのタイミングを示します。
図21-4: ブレーク送信シーケンス
21.5.5 ブレークおよび同期キャラクタの送信シーケンス
下記の手順により、ブレーク キャラクタとこれに続くbaudレート自動検出同期バイトで構成 されたメッセージフレーム ヘッダを送信します。これはLINバスマスタの典型的なシーケンス です。
1. UARTを必要なモードに設定する(21.5.3「UART送信のセットアップ」のセットアップ手
順を参照)。
2. 現在データを送信中である場合、TRMTビット (UxSTA<8>)をポーリングして送信の終了 を 検出する。
3. UTXEN (UxSTA<10>)およびUTXBRK (UxSTA<11>)ビットをセットしてブレーク キャラ クタの送信を可能にする。
4. UxTXREGにダミーキャラクタを書き込んで送信を開始する(この値は無視される)。
5. UxTXREGに0x55を書き込む(送信FIFOに同期キャラクタを書き込む)。
Note: ユーザ アプリケーションは、トランスミッタがアイドル(TRMT = 1)に移行した
後にUTXBRKビット(UxSTA<11>)をセットする必要があります。UTXBRKビッ トは、他のトランスミッタ動作よりも優先されます。FIFOに送信データを格納し
た状態でUTXBRKビットをセットすると、UxTSRレジスタにデータが転送され
た時点で、UxTSR レジスタに転送された実際の送信データのかわりにブレーク キャラクタが送信されます。シーケンスが完了する前にユーザ アプリケーション
がUTXBRKビットをクリアすると、モジュールに予期せぬ挙動が生じる可能性が
あります。
Write to UxTXREG
Start bit bit 0 bit 1 bit 11 Stop bit
Break UxTX
TRMT bit
UTXBRK Sampled Here Auto-Cleared
UTXBRK bit UxTXIF BCLKx/16 (shift clock)
Dummy Write
21.6 データビットの検出
21.6.1 16
Xクロックモード (BRGH = 0)
16xクロックモードでは、受信データの各ビットは 16 クロックのパルス幅を持ちます。受信 データビットの値を検出するために、クロックの7、8、9番目の立ち上がりエッジでビットを サンプリングします。これらの立ち上がりエッジは多数決検出エッジと呼ばれます。このモー ドは4xクロックモードよりも信頼性に優れます。
図21-5: 多数決検出を適用する16xクロックモード
21.6.2 4
Xクロックモード (BRGH = 1)
4xクロックモードでは、受信データの各ビットは4クロックのパルス幅を持ちます。4xクロッ クモードではエッジ数が少ないため、多数決検出法を適用しません。従って1/2ビット幅位置 で受信データを1回だけサンプリングします。
図21-6: 多数決検出を適用しない4xクロックモード
Note: 16xクロックモードでは、クロックの7、8、9番目の立ち上がりエッジで各ビットをサンプリングします。
Idle Start bit bit 0
MD2 MD3 MD1 Start bit detected
16x Clock
Bit Clock Internal Bit Counter
(Received Data)
Start bit bit 0 bit 1
Sample point 4x Clock
Bit Clock Internal Bit Counter RX
Note: 4xクロックモードでは、1/2ビット幅位置で1回だけサンプリングします。
