Xilinx UG190 Virtex-5 FPGA ユーザーガイド

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本資料は英語版 (v4.5) を翻訳したものです。英語の更新バージョンがリリースされている場合には、最新の英語版を

必ずご参照ください。

ユーザー

ガイド

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日付バージョン変更内容 2006/04/14 1.0 初版リリース 2006/05/12 1.1 タイプミス修正および微修正。第 1 章 : 図 1-21の変更。第 2 章 : 図 2-2および図 2-4の変更。DCM_PS プリミティブについての情報を削除。クロッキングウィザードのセクションの旧情報を削除。第 3 章 : 図 3-1、図 3-2、表 3-2、表 3-4、図 3-9、式3-8、および図 3-12の変更。「Virtex-4 FPGA の PMCD レガシモードでの PLL」セクションの追加。第 4 章 : 122 ページの表 4-4のメモを追加。133 ページの RAMB36 ポートマッピングデザイン規則の修正。第 5 章 : 図 5-7および図 5-11の変更。図 5-32の修正。第 6 章 : 「同時スイッチ出力リミット」セクションの更新。第 7 章 : 318 ページの「ILOGIC リソース」および図 7-1の変更。表 7-3の変更。第 8 章 : 表 8-1の変更。 2006/7/19 1.2 第 1 章 : 単一終端クロックピンを明瞭にするため、25 ページの「グローバルクロックバッファ」を変更。図_1-19の_Pおよび_Nの_I/Oを変更。第 4 章 : 134 ページの「レジスタモードのブロック RAM SSR」および143 ページの「FIFO アーキテクチャ : 簡略図」の追加。146 ページの「リセット」の FIFO 動作の変更。第 6 章 : 微修正。表 6-36、表 6-37、および表 6-38の「未使用」を「N/A」に変更。第 7 章 : IODELAY を明確に示すため微修正。第 8 章 : 355 ページの「ISERDES_NODELAY ポート」の微修正。 2006/9/06 2.0 LXT プラットフォームについての説明を追加。

第 1 章 : 44 ページの図 1-21の変更。40 ページの「CC (Clock Capable) I/O」の変更。第 2 章 : 64 ページの「出力クロック」の変更。第 4 章 : 141 ページの FULL および EMPTY フラグの規則についての説明を修正。第 5 章 :180 ページの「記憶エレメント」の変更。第 6 章 : 240 ページの「差動終端の属性」を最新の構文および設定情報に更新。SSO 計算へのリンクの変更。 2006/10/12 2.1 序章にシステムモニタユーザーガイドのリファレンスを追加。表_1-5、表_2-1、および表_5-2に_XC5VLX85Tを追加。第₃章_:図_3-1の変更。第₄章_:₁₂₆ページの表_4-6にカスケード情報を追加。₁₂₄ページの図_4-9の_ADDRを変更。「ビルトインエラー訂正」セクションのスクラブモードを削除。第 5 章 : 200 ページの図 5-22の変更。 2007/02/02 3.0 表 1-5、表 2-1、表 5-2に 3 つの SXT デバイスおよび XC5VLX220T を追加。第₄章_:₁₁₉ページの「同期クロック」の内容を明確に修正。第 6章 : 224 ページの「DCI カスケード接続」を追加。表 6-39の SSTL18_II_T_DCI の VREFを 0.9 に変更。第 4 章 : 345 ページの図 7-22の OQ を変更。第₈章_:₃₅₆ページの「クロックイネーブル入力_{- CE1}および_CE2」を変更。

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第 2 章 : 53 ページの「リセット入力 - RST」の DCM リセットとロックプロセスの変更。 56 ページの表 2-4の DO[2] を変更。57 ページの乗算値範囲の変更。60 ページの「FACTORY_JF 属性」の説明を変更。64 ページの「出力クロック」を変更。73 ページの図 2-7を変更。75 ページの図に BUFG を追加。71 ページの新しい M および D 値を読み込む際での「ダイナミックリコンフィギュレーション」 (DRP) の手順を追加。73 ページの図 2-7の変更。75 ページの図 2-10の箇条書き説明を変更。第 3 章 : 90 ページの図 3-1の変更。93 ページの表 3-2にメモを追加。95 ページの「位相シフト」にメモを追加。式3-3から式3-6にラウンディングを追加。96 ページの表 3-3の CLKFBIN、CLKFBDCM、CLKFBOUT、RST、LOCKED を変更し、REL ピンとメモ 2 を追加。98 ページの表 3-4に RESET_ON_LOSS_OF_LOCK 属性を追加。「PLL クロック入力信号」から一般配線についての説明を削除。「入力クロックまたはフィードバッククロックの欠如」セクションを変更。図_3-13に波形を追加。図_3-17および₁₁₁ページの表 3-8の Virtex-4 ポートマッピングを修正。第 4 章 : 「ビルトインエラー訂正」を変更。WE 信号について変更。120 ページの「シンプルデュアルポートブロック RAM」のリードバックの制限についての説明を明確にする。 126 ページの「セット _/ リセット_{- SSR[A|B]}」を変更。₁₄₀ページの「ブロック_RAMの再ターゲット」を追加。147 ページの表 4-16のレイテンシ値を変更してメモ 1 つ追加。159 ページの「_FIFOをカスケード接続してワード数を増加」を変更。第 5 章 : 180 ページの「記憶エレメント」のスライス内の共通制御信号についての説明を明確にする。第 6 章 : 226 ページの DCI カスケード接続のガイドラインを変更。「双方向終端を使用した HSLVDCI 制御のインピーダンスドライバ」を削除 (ソフトウェアでサポートされていないため)。257 ページの表 6-17にメモ 3 を追加。275 ページの「SSTL (スタブシリーズターミネーテッドロジック₎」の概要を明確に説明。₂₇₆ページの「DIFF_SSTL2_II_DCI、DIFF_SSTL18_II_DCI」を変更。283 ページの図 6-73の DIFF_SSTL2_II の説明を修正。₃₀₀ページの「同じバンク内で異なる_I/O規格を使用する際の規則」の規則 2 および 3 を修正。304 ページの「オーバーシュート /アンダーシュート」から許容値の表を削除。第 7 章 : 321 ページの IDDR プリミティブから DDLY ポートを削除。329 ページの表 7-10

に_{SIGNAL _PATTERN}、_{DELAY_SRC}、および_{REFCLK_FREQUENCY}属性を追加。

331 ページの図 7-9 を変更。表 7-12 : 「DCM からリファレンスクロックを生成」を削除して、₃₃₉ページの「_IDELAYCTRLポート」の_REFCLKセクションを変更。₃₄₀ページの「IDELAYCTRL の位置」の概要を明確に説明。347 ページの「クロック転送」の ODDR を変更。第 8 章 : 図 8-2および355 ページの表 8-1の SR と O を変更。364 ページの「BITSLIP サブモジュール」の全セクションを変更。₃₆₈ページの図_8-14のタイプミスを修正。

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XC5VLX20T、XC5VLX155、XC5VLX155T デバイスを追加。第 2 章 : 表 2-1に XC5VLX20T、XC5VLX155、 XC5VLX155T の説明を追加第 3 章 : Revised 93 ページの「クロックネットワークスキュー調整」の修正。96 ページの表 3-3のメモ 2 を削除し、CLKFBOUT および DENの説明を修正。98 ページの表 3-4の CLKOUT[0:5]_PHASE および CLKFBOUT_MULT に使用可能な値を修正。図 3-13および図 3-14を波形も含めて修正。第 5 章 : 表 5-2に XC5VLX20T、 XC5VLX155、 XC5VLX155T デバイスを追加第 6 章 : 「DCI カスケード接続」の CMT タイル間のカスケード接続の説明を明確に変更。 V_TT = 0.9V in 294 ページの図_6-84の分割終端を_V_TT_{= 0.9V}に変更第 7 章 : 「HIGH_PERFORMANCE_MODE 属性」および表 7-10を含め、330 ページの「_{SIGNAL_PATTERN}属性」に説明を追加。₃₄₁ページの「_LOC制約を使用せずに IDELAYCTRL をインスタンシエートする場合」の説明を変更第₈章_:章全体を書き換え。説明、表、図なども大幅に変更 02/05/08 3.3 第 1 章 : 40 ページの「I/O クロックバッファ - BUFIO」の説明を更新第 3 章 : 96 ページの表 3-3の LOCKED の説明を修正。101 ページの「カウンタ制御」の説明を修正第 5 章 : 図 5-17の説明を更新第 7 章 : 328 ページの「クロック入力 - C」の説明を更新。329 ページの表 7-10の HIGH_PERFORMANCE_MODE のデフォルト値を TRUE 変更第 8 章 : 372 ページの表 8-7の TRISTATE_WIDTH を変更。「TRISTATE_WIDTH 属性」の説明を更新、374 ページの「OSERDES のクロック手法」にセクションを追加 03/31/08 4.0 表 1-1, 表 2-2, and 表 5-2. に FXT プラットフォームを追加第₁章_:₄₄ページの図_1-21のタイミングイベントの説明を修正。第 2 章 : 71 ページの「ダイナミックリコンフィギュレーション」からPHASE_SHIFT の調整を削除第 3 章 : 98 ページの表 3-4に CLKOUT[0:5]_DESKEW_ADJUST を追加。第₄章_:₁₁₄ページのブロック_RAMの使用例で_{READ_WIDTH_B = 9}を WRITE_WIDTH_B = 9 に修正第₈章_:₃₅₇ページの「ストローブベースのメモリインターフェイス用の高速クロック_- OCLK」を変更。358 ページの「ISERDES_NODELAY 属性」の BITSLIP_ENABLE 値を文字列からブール値に修正 04/25/08 4.1 表_1-5、表_2-1、表_5-2に_XC5VSX240Tを追加第 1 章 : 44 ページの図 1-21を修正第₂章_:図_2-9の_ODDR出力からパッドの記述を削除。図_2-10の出力の_BUFGを削除第 3 章 : 98 ページの表 3-4の CLKOUT[0:5]_DESKEW_ADJUST の説明を修正。式3-5および式_3-6を修正。第 4 章 : 147 ページの表 4-16のメモを更新。第₇章_:₃₄₂ページの「_LOC制約を使用して_IDELAYCTRLをインスタンシエートする場合」の説明を変更

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75 ページの図 2-10 を削除

第 4 章 : 125 ページの表 4-5のメモ 1 を修正。173 ページの「ブロック RAM と FIFO の組み合わせ」を追加

第 6 章 : 「Virtex-5 デバイスの DCI の I/O 規格」の説明の 7 番を明確に修正。マスタ DCI はバンク 1 とバンク 2 でサポートされないことを記述 09/23/08 4.3 表 1-5、表 2-1、表 5-2に TXT プラットフォームを追加第 2 章 : 53 ページの「リセット入力 - RST」および65 ページの「システム同期モード (デフォルト)」を変更第 3 章 : 94 ページの「ジッタフィルタ」を更新第₄章_:₁₁₇ページの「書き込みモード」および₁₁₉ページの「非同期クロック」を更新第 6 章 : すべての DCI_18 規格が表 6-39 と表 6-40と矛盾しないように記述。「デバイス全体の_SSOを計算するツール」へのリンクを変更第 8 章 : 355 ページの表 8-1の CLKB を更新。357 ページの「高速クロック入力 - CLKB」を更新 12/02/08 4.4 第 2 章 : 51 ページ、51 ページ、51 ページの「IBUFG - グローバルクロック入力バッファ」の説明のエッジをハーフに変更第 4 章 : 148 ページの「ALMOSTEMPTY フラグ」にテキストと式を追加。150 ページの表 4-19にメモ 1 を追加第₅章_:₂₁₅ページの図_5-32の_RAM#XMを_RAM#Mに変更

第 6 章 : 248 ページの「PCI-X、PCI-33、PCI-66 (ペリフェラルコンポーネントインターフェイス₎」の_PCIの略語定義を修正。₂₉₆ページの「_{SSTL18_II_T_DCI (1.8V)}分割テブナン終端」に SSTL18_II_T_DCI 規格の説明を追加第₇章_:明確にするため、₃₂₄ページの図_7-7のキャプションにモードを追加第 8 章 : 357 ページの「ストローブベースのメモリインターフェイス用の高速クロック - OCLK」の_OCLKと_CLK間に共有のリソースについての説明を追加 01/09/09 4.5 第 4 章 : 148 ページの式4-1の段落を変更

第 6 章 : 236 ページの「Virtex-5 FPGA の SelectIO プリミティブ」の差動 I/O 規格のプリミティブ名のリストに_{IBUFDS_DIFF_OUT}を追加。₂₃₈ページの

「IBUFDS_DIFF_OUT」セクションを追加

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このマニュアルについて

その他の資料 . . . 19 その他のリソース . . . 20 表記規則 . . . 20 書体 . . . 20 オンラインマニュアル . . . 21

第

1 章

:

クロック

リソース

グローバルクロックとリージョナルクロック . . . 23 グローバルクロック . . . 23 リージョナルクロックと I/O クロック . . . 23 グローバルクロックリソース . . . 24 グローバルクロック入力 . . . 24 グローバルクロック入力バッファのプリミティブ . . . 24 クロックゲーティングによる消費電力削減 . . . 24 グローバルクロックバッファ . . . 25 グローバルクロックバッファプリミティブ . . . 26 その他の使用モデル . . . 35 クロックツリーとネット - GCLK . . . 38 クロック領域 . . . 38 リージョナルクロックリソース . . . 40

CC (Clock Capable) I/O . . . 40

I/O クロックバッファ - BUFIO . . . 40 BUFIO プリミティブ . . . 40 BUFIO の使用モデル . . . 41 リージョナルクロックバッファ - BUFR . . . 43 BUFR プリミティブ . . . 43 BUFR の属性とモード . . . 44 BUFR の使用モデル . . . 45 リージョナルクロックネット . . . 46 VHDL および Verilog のテンプレート . . . 46

第

2 章

:

クロック

マネージメント

テクノロジ

クロックマネージメントについて . . . 47 DCM の概要 . . . 48 DCM プリミティブ . . . 50 DCM_BASE プリミティブ . . . 50 DCM_ADV プリミティブ . . . 50 DCM ポート . . . 51 DCM クロック入力ポート . . . 51 ソースクロック入力 - CLKIN . . . 51

(8)

フィードバッククロック入力 - CLKFB . . . 51 位相シフトクロック - PSCLK . . . 52 ダイナミックリコンフィギュレーションクロック入力 - DCLK . . . 52 DCM 制御およびデータ入力ポート . . . 53 リセット入力 - RST . . . 53 位相シフトのインクリメント/デクリメント入力 - PSINCDEC . . . 53 位相シフトイネーブル入力 - PSEN . . . 53 ダイナミックリコンフィギュレーションデータ入力 - DI[15:0] . . . 53 ダイナミックリコンフィギュレーションアドレス入力 - DADDR[6:0] . . . 54 ダイナミックリコンフィギュレーションライトイネーブル入力 - DWE . . . 54 ダイナミックリコンフィギュレーションイネーブル入力 - DEN . . . 54 DCM クロック出力ポート . . . 54 1 逓倍出力クロック - CLK0 . . . 54 位相を 90°シフトした 1 逓倍出力クロック - CLK90 . . . 54 位相を 180°シフトした 1 逓倍出力クロック - CLK180 . . . 54 位相を 270°シフトした 1 逓倍出力クロック - CLK270 . . . 54 2 逓倍クロック出力 - CLK2X . . . 54 位相を 180°シフトした 2 逓倍出力クロック - CLK2X180 . . . 54 分周クロック出力 - CLKDV . . . 55 周波数合成出力クロック- CLKFX . . . 55 180°位相シフトした周波数合成クロック出力 - CLKFX180 . . . 55 DCM ステータスおよびデータ出力ポート . . . 55 ロック出力 - LOCKED . . . 55 位相シフト DONE 出力 - PSDONE . . . 55 ステータス出力またはダイナミックリコンフィギュレーションデータ出力 - DO[15:0] 55 ダイナミックリコンフィギュレーション Ready 出力 - DRDY . . . 56 DCM の属性 . . . 57 CLKDV_DIVIDE 属性 . . . 57 CLKFX_MULTIPLY および CLKFX_DIVIDE 属性 . . . 57 CLKIN_PERIOD 属性 . . . 57 CLKIN_DIVIDE_BY_2 属性 . . . 58 CLKOUT_PHASE_SHIFT 属性 . . . 58 CLK_FEEDBACK 属性 . . . 58 DESKEW_ADJUST 属性 . . . 59 DFS_FREQUENCY_MODE 属性 . . . 59 DLL_FREQUENCY_MODE 属性 . . . 59 DUTY_CYCLE_CORRECTION 属性 . . . 59 DCM_PERFORMANCE_MODE 属性 . . . 59 FACTORY_JF 属性 . . . 60 PHASE_SHIFT 属性 . . . 60 STARTUP_WAIT 属性 . . . 60 DCM 設計のガイドライン . . . 62 クロックのスキュー調整 . . . 62 スキュー調整の動作 . . . 62 入力クロックの要件 . . . 63 入力クロックの変動 . . . 63

(9)

出力クロック . . . 64 コンフィギュレーション中およびスタートアップ時の DCM . . . 64 スキュー調整 . . . 64 スキュー調整回路の特性 . . . 66 周波数合成 . . . 66 周波数合成の動作 . . . 66 周波数合成の特性 . . . 67 位相シフト . . . 67 ファイングレイン位相シフトの動作 . . . 67

PSEN、PSINCDEC、PSCLK、PSDONE の関係 . . . 70

位相シフトオーバーフロー . . . 70 位相シフトの特性 . . . 71 ダイナミックリコンフィギュレーション . . . 71 DCM と Virtex-5 デバイスのその他のクロックリソースとの接続 . . . 72 IBUFG から DCM への接続 . . . 72 DCM から BUFGCTRL への接続 . . . 72 BUFGCTRL から DCM への接続 . . . 72 PLL と DCM の接続 . . . 72 DCM と PMCD の接続 . . . 73 使用例 . . . 73 標準的な使用法 . . . 73 ボードレベルでのクロックの生成 . . . 74 内部スキュー調整を使用したボード上のスキュー調整 . . . 76 2 つの DCM 間でのクロックの切り替え . . . 79 DCM と PLL . . . 80

VHDL/Verilog テンプレートおよび Clocking Wizard . . . 82

DCM のタイミング図 . . . 83 リセット/ロック . . . 83 固定位相シフト . . . 84 可変位相シフト . . . 85 ステータスフラグ . . . 86 レガシデバイスのサポート . . . 87

第

3 章

:

位相ロック

ループ

(PLL)

概要 . . . 89 位相ロックループ (PLL) . . . 90 一般的な使用法について . . . 92 PLL プリミティブ . . . 92 PLL_BASE プリミティブ . . . 92 PLL_ADV プリミティブ . . . 93 クロックネットワークスキュー調整 . . . 93 周波数合成のみ . . . 93 ジッタフィルタ . . . 94 制限 . . . 94 VCO 動作範囲 . . . 94 最小および最大入力周波数 . . . 94

(10)

デューティサイクルのプログラム . . . 95 位相シフト . . . 95 PLL プログラミング . . . 95 入力周波数の決定 . . . 95 M および D 値の指定 . . . 96 PLL ポート . . . 96 PLL 属性 . . . 98 PLL CLKIN1 および CLKIN2 の使用 . . . 99 PLL クロック入力信号 . . . 100 カウンタ制御 . . . 101 クロックシフト . . . 102 VCO および出力カウンタの波形についての詳細 . . . 102 リファレンスクロックの切り替え . . . 103 入力クロックまたはフィードバッククロックの欠如 . . . 104 PLL の使用モデル . . . 104 クロックネットワークスキュー調整 . . . 104 内部フィードバックを使用した PLL . . . 105 ゼロ遅延バッファ . . . 105 DCM で PLL を駆動 . . . 107 PLL で DCM を駆動 . . . 108 PLL 同士の接続 . . . 109 アプリケーションガイドライン . . . 109 PLL アプリケーション例 . . . 110 Virtex-4 FPGA の PMCD レガシモードでの PLL . . . 111

第

4 章

:

ブロック

RAM

ブロック RAM の概要 . . . 113 ブロック RAM の説明 . . . 115 同期デュアルポートおよびシングルポート RAM . . . 115 データフロー . . . 115 読み出し . . . 117 書き込み . . . 117 書き込みモード . . . 117 WRITE_FIRST (トランスペアレント) モード (デフォルト) . . . 118 READ_FIRST (書き込み前に読み込み) モード . . . 118 NO_CHANGE モード . . . 118 競合の回避 . . . 119 非同期クロック . . . 119 同期クロック . . . 119 Virtex-5 デバイスブロック RAM の追加機能 . . . 120 出力レジスタ (オプション) . . . 120 読み出しポートと書き込みポートの幅を個別に選択 . . . 120 シンプルデュアルポートブロック RAM . . . 120 カスケード接続可能なブロック RAM . . . 121 バイトライトイネーブル機能 . . . 122 ブロック RAM の ECC (エラー訂正コード) . . . 123

(11)

ブロック RAM のライブラリプリミティブ . . . 123 ブロック RAM ポート信号 . . . 125 クロック - CLK[A|B] . . . 125 イネーブル - EN[A|B] . . . 125 バイトライトイネーブル - WE[A|B] . . . 125 レジスタイネーブル - REGCE[A|B] . . . 126 セット/リセット - SSR[A|B] . . . 126 アドレスバス - ADDR[A|B]<13:#><14:#><15:#> . . . 126 データ入力バス - DI[A|B]<#:0> および DIP[A|B]<#:0> . . . 127 データ出力バス - DO[A|B]<#:0> および DOP[A|B]<#:0> . . . 127 カスケード入力 - CASCADEINLAT[A|B] および CASCADEINREG[A|B] . . . 127 カスケード出力 - CASCADEOUTLAT[A|B] および CASCADEOUTREG[A|B] . . . 128 制御ピンの反転 . . . 128 GSR . . . 128 未使用の入力 . . . 128 ブロック RAM のアドレスマップ . . . 128 ブロック RAM の属性 . . . 129 データメモリセルの初期化 - INIT_xx . . . 129 パリティメモリセルの初期化 - INITP_xx . . . 130

出力ラッチの初期化 - INIT (INIT_A または INIT_B) . . . 130

出力ラッチ/レジスタの同期セット/リセット (SRVAL_[A|B]) . . . 131 オプションの出力レジスタ切り替え - DO[A|B]_REG . . . 131 拡張モードアドレス - RAM_EXTENSION_[A|B] . . . 131 読み出し幅 - READ_WIDTH_[A|B] . . . 131 書き込み幅 - WRITE_WIDTH_[A|B] . . . 131 書き込みモード - WRITE_MODE_[A|B] . . . 131 ブロック RAM のロケーション制約 . . . 132 VHDL または Verilog コードでのブロック RAM の初期化 . . . 132 RAMB18 および RAMB36 プリミティブの設計上の追加注意事項 . . . 132 出力レジスタ (オプション) . . . 132 独立した読み出しポートと書き込みポートの幅を選択 . . . 132 RAMB18 および RAMB36 のポートマップ設計ルール . . . 133 カスケード接続可能なブロック RAM . . . 133 バイトライトイネーブル機能 . . . 134 追加のブロック RAM プリミティブ . . . 134 ブロック RAM のアプリケーション . . . 134 大規模な RAM 構造の作成 . . . 134 レジスタモードのブロック RAM SSR . . . 134 ブロック RAM のタイミングモデル . . . 136 ブロック RAM のタイミングパラメータ . . . 136 ブロック RAM のタイミング特性 . . . 137 クロックイベント 1 . . . 138 クロックイベント 2 . . . 138 クロックイベント 4 . . . 139 クロックイベント 5 . . . 139 ブロック RAM のタイミングモデル . . . 140

(12)

ブロック RAM の再ターゲット . . . 140 ビルトイン FIFO のサポート . . . 141 マルチレート FIFO . . . 141 同期 FIFO . . . 142 同期 FIFO インプリメンテーション . . . 143 FIFO アーキテクチャ : 簡略図 . . . 143 FIFO プリミティブ . . . 144 FIFO ポートの説明 . . . 145 FIFO の動作 . . . 146 リセット . . . 146 動作モード . . . 146 標準モード . . . 146

FWFT (First Word Fall Through) モード . . . 146

ステータスフラグ . . . 147 EMPTY フラグ . . . 147 ALMOSTEMPTY フラグ . . . 148 RDERR フラグ . . . 148 FULL フラグ . . . 148 WRERR フラグ . . . 148 ALMOSTFULL フラグ . . . 148 FIFO の属性 . . . 149

FIFO ALMOST FULL/EMPTY フラグのオフセット範囲 . . . 149

VHDL および Verilog の FIFO テンプレート . . . 151 FIFO のタイミングモデルとパラメータ . . . 151 FIFO のタイミング特性 . . . 152 ケース 1 : 空の FIFO への書き込み . . . 153 ケース 2 : フルまたはほぼフルの FIFO への書き込み . . . 154 ケース 3 : フルの FIFO からの読み出し . . . 156 ケース 4 : 空またはほぼ空の FIFO からの読み出し . . . 157 ケース 5 : すべてのフラグをリセット . . . 158 ケース 6 : マルチレート FIFO の同時読み出しおよび書き込み . . . 159 FIFO のアプリケーション . . . 159 FIFO をカスケード接続してワード数を増加 . . . 159 FIFO を並列接続してビット数を増加 . . . 160 ビルトインエラー訂正 . . . 160 ECC モードの概要 . . . 161 ブロック RAM ECC アーキテクチャの上面図 . . . 162

ブロック RAM および FIFO の ECC プリミティブ . . . 163

ブロック RAM と FIFO の ECC ポート記述 . . . 164

ブロック RAM および FIFO の ECC 属性 . . . 166

ECC モードの動作 . . . 167 標準モードの ECC . . . 168 エンコード専用モードの ECC . . . 168 デコード専用モードの ECC . . . 169 ECC タイミング特性 . . . 170 標準 ECC の書き込みタイミング (図 4-31) . . . 170

(13)

標準 ECC の読み出しタイミング (図 4-32) . . . 170 エンコード専用 ECC の書き込みタイミング (図 4-31) . . . 171 エンコード専用 ECC の読み出しタイミング . . . 171 デコード専用 ECC の書き込みタイミング . . . 171 デコード専用 ECC の読み出しタイミング . . . 171 ブロック RAM ECC モードのタイミングパラメータ . . . 171 72 ビットワードに意図的なエラーを作成 . . . 173 64 ビットワード用に 8 ビットパリティを作成 . . . 173 72 ビットワードへのシングル/ダブルビットエラーの挿入 . . . 173

ブロック RAM ECC の VHDL および Verilog テンプレート . . . 173

Legal Block RAM and FIFO Combinations . . . 173

第

5 章

:

コンフィギャブル

ロジック

ブロック

(CLB)

CLB の概要 . . . 175 スライスの説明 . . . 176 CLB/スライスのコンフィギュレーション . . . 179 ルックアップテーブル (LUT) . . . 180 記憶エレメント . . . 180 分散 RAM およびメモリ (SLICEM のみ) . . . 183 ROM (読み出し専用メモリ) . . . 193 シフトレジスタ (SLICEM のみ) . . . 193 マルチプレクサ . . . 198 大型マルチプレクサの設計 . . . 199 高速ルックアヘッドキャリーロジック . . . 201 CLB およびスライスのタイミングモデル . . . 203 一般的なスライスのタイミングモデルとパラメータ . . . 204 タイミングパラメータ . . . 205 タイミング特性 . . . 206 スライス分散 RAM のタイミングモデルおよびパラメータ (SLICEM のみ) . . . 207 分散 RAM のタイミングパラメータ . . . 208 分散 RAM のタイミング特性 . . . 209 スライス SRL のタイミングモデルおよびパラメータ (SLICEM のみ) . . . 210 スライス SRL のタイミングパラメータ . . . 211 スライス SRL のタイミング特性 . . . 212 スライスキャリーチェーンのタイミングモデルおよびパラメータ . . . 213 スライスキャリーチェーンのタイミング特性 . . . 214 CLB プリミティブ . . . 214 分散 RAM プリミティブ . . . 214 ポート信号 . . . 215 シフトレジスタ (SRL) プリミティブ . . . 216 ポート信号 . . . 217 その他のシフトレジスタアプリケーション . . . 218 同期シフトレジスタ . . . 218 固定長シフトレジスタ . . . 218 マルチプレクサのプリミティブ . . . 219 ポート信号 . . . 219

(14)

キャリーチェーンプリミティブ . . . 219 ポート信号 . . . 220

第

6 章

: SelectIO

リソース

I/O タイルの概要 . . . 221 SelectIO リソースの概要 . . . 222 SelectIO リソースの一般的なガイドライン . . . 222

Virtex-5 FPGA の I/O バンクの規則 . . . 222

参照電圧 (V_REF) ピン . . . 223

出力駆動ソース電圧 (V_CCO) ピン . . . 223

Virtex-5 FPGA デジタル制御インピーダンス (DCI) . . . 223

はじめに . . . 223 DCI カスケード接続 . . . 224 ザイリンクスの DCI . . . 226 制御インピーダンスドライバ (ソース終端) . . . 227 インピーダンスが 1/2 の制御インピーダンスドライバ (ソース終端) . . . 227 VCCO の入力終端 (単一終端) . . . 228 1/2 VCCOの入力終端 (分割終端) . . . 229 V_CCO終端ドライバ (単一終端) . . . 230 1/2 V_CCO終端ドライバ (分割終端) . . . 231

Virtex-5 デバイスの DCI の I/O 規格 . . . 232

DCI 使用例 . . . 233

Virtex-5 FPGA の SelectIO プリミティブ . . . 236

IBUF および IBUFG . . . 236 OBUF . . . 236 OBUFT . . . 237 IOBUF . . . 237 IBUFDS および IBUFGDS . . . 237 IBUFDS_DIFF_OUT . . . 238 OBUFDS . . . 238 OBUFTDS . . . 238 IOBUFDS . . . 239

Virtex-5 FPGA の SelectIO の属性および制約 . . . 239

ロケーション制約 . . . 239

IOSTANDARD 属性 . . . 239

出力スルーレートの属性 . . . 239

出力駆動能力の属性 . . . 240

IBUF、OBUFT、および IOBUF の PULLUP/PULLDOWN/KEEPER . . . 240

差動終端の属性 . . . 240

Virtex-5 FPGA の I/O リソースを宣言する VHDL/Verilog 構文例 . . . 240

サポートされる I/O 規格のガイドライン . . . 241 LVTTL (低電圧 TTL) . . . 241 LVCMOS (低電圧コンプリメンタリメタルオキサイドセミコンダクタ) . . . 243 LVDCI (低電圧デジタル制御インピーダンス) . . . 245 LVDCI_DV2 . . . 246 HSLVDCI (高速低電圧デジタル制御インピーダンス) . . . 247

(15)

PCI-X、PCI-33、PCI-66 (ペリフェラルコンポーネントインターフェイス) . . . 248 GTL (ガンニングトランシーバロジック) . . . 249 GTL_DCI の使用法 . . . 249 GTLP (ガンニングトランシーバロジックプラス) . . . 250 GTLP_DCI の使用法 . . . 250 HSTL (高速トランシーバロジック) . . . 251

HSTL_ I、HSTL_ III、HSTL_ I_18、HSTL_ III_18、HSTL_I_12 . . . 251

HSTL_ I_DCI、HSTL_ III_DCI、HSTL_ I_DCI_18、HSTL_ III_DCI_18 . . . 252

HSTL_ II、HSTL_ IV、HSTL_ II_18、HSTL_ IV_18 . . . 252

HSTL_ II_DCI、HSTL_ IV_DCI、HSTL_ II_DCI_18、HSTL_ IV_DCI_18 . . . 252

HSTL_ II_T_DCI、HSTL_ II_T_DCI_18 . . . 252 DIFF_HSTL_ II、DIFF_HSTL_II_18 . . . 252 DIFF_HSTL_II_DCI、DIFF_HSTL_II_DCI_18 . . . 252 DIFF_HSTL_I、DIFF_HSTL_I_18 . . . 252 DIFF_HSTL_I_DCI、DIFF_HSTL_I_DCI_18 . . . 252 HSTL クラス I . . . 253 差動 HSTL クラス I . . . 254 HSTL クラス II . . . 255 差動 HSTL クラス II . . . 257 HSTL クラス III . . . 260 HSTL クラス IV . . . 261 HSTL_II_T_DCI (1.5V) 分割テブナン終端 . . . 263 HSTL クラス I (1.8V) . . . 264 差動 HSTL クラス I (1.8V) . . . 265 HSTL クラス II (1.8V) . . . 266 差動 HSTL クラス II (1.8V) . . . 268 HSTL クラス III (1.8V) . . . 271 HSTL クラス IV (1.8V) . . . 272 HSTL_II_T_DCI_18 (1.8V) 分割テブナン終端 . . . 274 HSTL クラス I (1.2V) . . . 275 SSTL (スタブシリーズターミネーテッドロジック) . . . 275 SSTL2_I、SSTL18_I . . . 275 SSTL2_I_DCI、SSTL18_I_DCI . . . 276 SSTL2_II、SSTL18_II . . . 276 SSTL2_II_DCI、SSTL18_II_DCI . . . 276 DIFF_SSTL2_I、DIFF_SSTL18_I . . . 276 DIFF_SSTL2_I_DCI、DIFF_SSTL18_I_DCI . . . 276 DIFF_SSTL2_II、DIFF_SSTL18_II . . . 276 DIFF_SSTL2_II_DCI、DIFF_SSTL18_II_DCI . . . 276 SSTL2_II_T_DCI、SSTL18_II_T_DCI . . . 276 SSTL2 クラス I (2.5V) . . . 277 差動 SSTL2 クラス I (2.5V) . . . 278 SSTL2 クラス II (2.5V) . . . 280 差動 SSTL2 クラス II (2.5V) . . . 282 SSTL2_II_T_DCI (2.5V) 分割テブナン終端 . . . 285 SSTL18 クラス I (1.8V) . . . 286

(16)

差動 SSTL クラス I (1.8V) . . . 287 SSTL18 クラス II (1.8V) . . . 289 差動 SSTL クラス II (1.8V) . . . 292 SSTL18_II_T_DCI (1.8V) 分割テブナン終端 . . . 296 差動終端の属性 : DIFF_TERM . . . 296 LVDS と拡張モード LVDS (低電圧差動信号) . . . 296 トランスミッタの終端 . . . 297 レシーバの終端 . . . 297 HyperTransport™ プロトコル (HT) . . . 298 低振幅差動信号(RSDS) . . . 298 BLVDS (バス LVDS) . . . 298 差動 LVPECL (低電圧ポジティブエミッタカップルロジック) . . . 299 LVPECL トランシーバの終端 . . . 299 同じバンク内で異なる I/O 規格を使用する際の規則 . . . 300 3.3V I/O デザインのガイドライン . . . 304 IO 規格のデザインルール . . . 304 複数技術の使用 . . . 306 同時スイッチ出力リミット . . . 306 スパースシェブロンパッケージ . . . 306 公称の PCB 仕様 . . . 307 PCB 構造 . . . 307 信号リターン電流の管理 . . . 307 負荷トレース . . . 307 電源分配システムデザイン . . . 307 公称 SSO リミット表 . . . 308 実際の SSO リミットと公称 SSO リミット . . . 313 SSO ノイズの電気的基本 . . . 313

PFDM (Parasitic Factors Derating Method ) . . . 313

SSO 使用率の計算 . . . 314 デバイス全体の SSO を計算するツール . . . 316 その他の SSO について . . . 316 LVDCI および HSLVDCI ドライバ . . . 316 バンク 0 . . . 316

第

7 章

: SelectIO

ロジック

リソース

はじめに . . . 317 ILOGIC リソース . . . 318 組み合わせ入力パス . . . 319 入力 DDR について (IDDR) . . . 319 OPPOSITE_EDGE モード . . . 319 SAME_EDGE モード . . . 320 SAME_EDGE_PIPELINED モード . . . 320 入力 DDR プリミティブ (IDDR) . . . 321 IDDR の VHDL および Verilog のテンプレート . . . 322 ILOGIC のタイミングモデル . . . 322 ILOGIC のタイミング特性 . . . 323

(17)

DDR モード ILOGIC のタイミング特性 . . . 323 入力/出力遅延エレメント (IODELAY) . . . 325 IODELAY プリミティブ . . . 327 IODELAY ポート . . . 327 IODELAY 属性 . . . 329 IODELAY タイミング . . . 331 インクリメント/デクリメント動作後の安定 . . . 331 IODELAY の VHDL および Verilog インスタンシエーションのテンプレート . . . . 332 IODELAY のターンアラウンドタイムの使用モデル . . . 333 IDELAYCTRL のまとめ . . . 338 IDELAYCTRL プリミティブ . . . 339 IDELAYCTRL ポート . . . 339 IDELAYCTRL のタイミング . . . 339 IDELAYCTRL の位置 . . . 340 IDELAYCTRL の使用法および設計のガイドライン . . . 341 OLOGIC リソース . . . 345 組み合わせ出力データおよびトライステート制御パス . . . 345 出力 DDR のまとめ (ODDR) . . . 345 OPPOSITE_EDGE モード . . . 346 SAME_EDGE モード . . . 346 クロック転送 . . . 347 出力 DDR プリミティブ (ODDR) . . . 347 ODDR の VHDL および Verilog テンプレート . . . 348 OLOGIC タイミングモデル . . . 348 タイミング特性 . . . 349

第

8 章

:

アドバンス

SelectIO

ロジック

リソース

はじめに . . . 353 入力 Serial-to-Parallel ロジックリソース (ISERDES) . . . 353 ISERDES プリミティブ (ISERDES_NODELAY) . . . 354 ISERDES_NODELAY ポート . . . 355 レジスタ付き出力 - Q1 ～ Q6 . . . 355 Bitslip 処理 - BITSLIP . . . 356 クロックイネーブル入力 - CE1 および CE2 . . . 356 高速クロック入力 - CLK . . . 357 高速クロック入力 - CLKB . . . 357 分周クロック入力 - CLKDIV . . . 357 IOB からのシリアル入力データ - D . . . 357 ストローブベースのメモリインターフェイス用の高速クロック - OCLK . . . 357 リセット入力- RST . . . 357 ISERDES_NODELAY 属性 . . . 358 BITSLIP_ENABLE 属性 . . . 358 DATA_RATE 属性 . . . 358 DATA_WIDTH 属性 . . . 358 INTERFACE_TYPE 属性 . . . 359 NUM_CE 属性 . . . 359

(18)

SERDES_MODE 属性 . . . 360 ISERDES_NODELAY のクロック手法 . . . 360 ネットワーキングインターフェイスタイプ . . . 360 メモリインターフェイスタイプ . . . 360 ISERDES でのビット幅の拡張 . . . 360 Serial-to-Parallel コンバータビット幅拡張のガイドライン . . . 361 ISERDES レイテンシ . . . 361 ISERDES タイミングモデルおよびパラメータ . . . 362 タイミング特性 . . . 363 リセット入力のタイミング . . . 363 ISERDES の VHDL および Verilog インスタンシエーションテンプレート . . . 364 BITSLIP サブモジュール . . . 364 Bitslip の処理 . . . 365 Bitslip タイミングモデルおよびパラメータ . . . 366 出力 Parallel-to-Serial ロジックリソース (OSERDES) . . . 368 データ Parallel-to-Serial コンバータ . . . 368 トライステート Parallel-to-Serial コンバータ . . . 369 OSERDES プリミティブ . . . 370 OSERDES ポート . . . 370 データパス出力 - OQ . . . 371 トライステート制御出力 - TQ . . . 371 高速クロック入力 - CLK . . . 371 分周クロック入力 - CLKDIV . . . 371 パラレルデータ入力 - D1 ～ D6 . . . 371 出力データクロックイネーブル - OCE . . . 371 パラレルトライステート入力 - T1 ～ T4 . . . 371 トライステート信号クロックイネーブル - TCE . . . 372 リセット入力 - SR . . . 372 OSERDES 属性 . . . 372 DATA_RATE_OQ 属性 . . . 373 DATA_RATE_TQ 属性 . . . 373 DATA_WIDTH 属性 . . . 373 SERDES_MODE 属性 . . . 373 TRISTATE_WIDTH 属性 . . . 373 OSERDES のクロック手法 . . . 374 OSERDES でのビット幅の拡張 . . . 374 Parallel-to-Serial コンバータビット幅拡張のガイドライン . . . 375 OSERDES のレイテンシ . . . 376 OSERDES タイミングモデルおよびパラメータ . . . 377 2:1 SDR シリアライゼーションのタイミング特性 . . . 377 8:1 DDR シリアライゼーションのタイミング特性 . . . 378 4:1 DDR トライステートコントローラのシリアライゼーションのタイミング特性 . 379 リセット出力タイミング . . . 380 OSERDES VHDL および Verilog インスタンシエーションテンプレート . . . 381

索引

. . . 383

(19)

このマニュアルについて

本ユーザーガイドは、 Virtex™-5 アーキテクチャについて説明します。Virtex-5 FPGA ファミリの最新資料は、ザイリンクスのウェブサイト http://japan.xilinx.com/virtex5から入手してください。

その他の資料

その他の Virtex-5 に関する情報は、http://japan.xilinx.com/virtex5から次を参照してください。 • Virtex-5 ファミリ概要 Virtex-5 ファミリの機能と製品の概略を説明しています。 • Virtex-5 FPGA データシート: DC 特性およびスイッチ特性 Virtex-5 ファミリの DC およびスイッチ特性が記載されています。 • Virtex-5 FPGA RocketIO GTP トランシーバユーザーガイド

このガイドでは、Virtex-5 LXT および SXT プラットフォームデバイスで利用可能な RocketIO™ GTP トランシーバについて説明します。

• Virtex-5 FPGA RocketIO GTX トランシーバユーザーガイド

このガイドでは、_{Virtex-5 TXT}および_FXTプラットフォームデバイスで利用可能な_RocketIO GTX トランシーバについて説明します。

• PowerPC 440 デザインの Virtex 5 FPGA エンベデッドプロセッサブロック

このリファレンスガイドでは、Virtex-5 FXT プラットフォームで利用可能なエンベデッドプロセッサブロックについて説明します。

• Virtex-5 FPGA トライモードイーサネットメディアアクセスコントローラ

LXT、TXT、SXT、FXT プラットフォームで利用可能なトライモード MAC (Media Access Controller) について説明しています。

• PCI Express デザインの_{Virtex-5 FPGA Integrated Endpoint}ブロックユーザーガイド PCI Express® デザイン用の Virtex-5 LXT、SXT、TXT、FXT プラットフォームの統合エンドポイントブロックについて説明しています。

• XtremeDSP ユーザーガイド

XtremeDSP™ スライスの説明と、_DSP48Eスライスを使用するためのリファレンスデザインを含みます。

(20)

コンフィギュレーションインターフェイス (シリアルおよび SelectMAP)、ビットストリーム暗号化、バウンダリスキャン、JTAG コンフィギュレーション、リコンフィギュレーション方法、SelectMAP と JTAG インターフェイスからのリードバックに関する章が含まれます。 • Virtex-5 FPGA システムモニタユーザーガイドすべての Virtex-5 デバイスで使用可能なシステムモニタの機能について説明しています。 • Virtex-5 FPGA パッケージおよびピン配置の仕様デバイス/パッケージの組み合わせと最大 I/O 数、ピン定義、ピン配置表、ピン配置図、機械図、温度仕様などを示す表が含まれます。 • Virtex-5 FPGA PCB デザイナーズガイドこのガイドでは、PCB およびインターフェイスレベルでデザインを決定するための戦略に焦点を合わせて Virtex-5 デバイスでの PCB デザインに関する情報を提供します。

その他のリソース

追加の資料は、次の Web サイトから参照できます。 http://japan.xilinx.com/literature シリコンやソフトウェア、IP に関するアンサーデータベースを検索したり、テクニカルサポートのウェブケースを開く場合は、次の Web サイトにアクセスしてください。 http://japan.xilinx.com/support

表記規則

このマニュアルでは、次の表記規則を使用しています。各規則について、例を挙げて説明します。

書体

次の規則は、すべてのマニュアルで使用されています。表記規則使用箇所例 Courierフォントシステムが表示するメッセージ、プロンプト、プログラムファイルを表示します。 speed grade: - 100 Courierフォント (太字) 構文内で入力するコマンドを示します。 ngdbuild design_name イタリックフォントユーザーが値を入力する必要のある構文内の変数に使用します。 ngdbuild design_name 二重/一重かぎかっこ『』、「」『』はマニュアル名を、「」はセクション名を示します。詳細については、『開発システムリファレンスガイド』の「PAR」を参照してください。角かっこ [ ] オプションの入力またはパラ メータを示しますが、 bus[7:0] のようなバス仕様では必ず使用します。また、_GUI表記にも使用します。 ngdbuild [option_name] design_name [File] → [Open] をクリックします。

(21)

オンライン

マニュアル

このマニュアルでは、次の規則が使用されています。中かっこ_{{ }} 1 つ以上の項目を選択するためのリストを示します。 lowpwr ={on|off} 縦棒_| 選択するリストの項目を分離します。 lowpwr ={on|off} 縦の省略記号 . . . 繰り返し項目が省略されていることを示します。

IOB #1: Name = QOUT’ IOB #2: Name = CLKIN’ .

. .

横の省略記号 . . . 繰り返し項目が省略されている_{ことを示します。} allow block block_name loc1 _{loc2 ... locn;}

表記規則使用箇所例表記規則使用箇所例青色の文字マニュアル内の相互参照を示します。詳細については、「その他のリソース」を参照してください。詳細については、第 1 章「タイトルフォーマット」を参照してください。赤色の文字ほかのマニュアルへの相互参照を示します。詳細については、『Virtex-II Platform FPGA ユーザーガイド』の図 2-5を参照してください。青色の下線付き文字 Web サイト (URL) へのハイパーリンクです。最新のスピードファイルは、 http://japan.xilinx.comから入手できます。

(22)

(23)

第

1 章

クロック

リソース

グローバル

クロックとリージョナル

クロック

Virtex®-5 デバイスは、クロックの使用を目的として複数の領域に分割されています。領域数は 8 ～ 24 となっており、デバイスのサイズによって異なります。

グローバル

クロック

Virtex-5 デバイスには 32 個のグローバルクロックラインが含まれます。このグローバルクロックは、すべてのシーケンシャルリソース (CLB、ブロック RAM、CMT、I/O) に使用でき、ロジック信号も駆動できます。これら 32 個のうち 10 個が任意の領域で使用可能です。グローバルクロックを駆動できるのは、グローバルクロックバッファのみです。グローバルクロックは、クロックイネーブル回路またはグリッチのないマルチプレクサとしても使用できます。また、グローバルクロックを使用することで、₂つのクロックリソース間の選択ができるだけでなく、問題のあったクロックソースからの切り替えも可能です。通常、グローバルクロックバッファは、クロック分配遅延をなくすため、あるいは別のクロックに対する遅延を調整するために CMT (クロックマネージメントタイル) で駆動されます。グローバルクロック数は CMT より多くなっていますが、多くの場合、1 つの CMT で複数のグローバルクロックを駆動します。

リージョナル

クロックと

I/O

クロック

各領域には、2 つのリージョナルクロックバッファと 4 つのリージョナルクロックツリーがあります。 Virtex-5 デバイスでは、中央カラムにあるいくつかの I/O バンクを除いて、その I/O バンクは正確に₁領域に広がっています。領域₁つ分のサイズを持つ各バンクには、_{CC (Clock Capable)} クロック入力が 4 つあります。それぞれの入力が差動またはシングルエンド方式で、同一バンクまたは領域にある₄つの_I/Oクロックおよび₂つのリージョナルクロックを駆動できます。また、リージョナルクロックは、隣接領域のリージョナルクロックツリーを駆動可能です。CC (Clock Capable) I/O がシングルエンドクロックで駆動されている場合、そのクロックは、差動クロックピンペアの正 (P) 側に接続する必要があります。負 (N) 側は、汎用 I/O として使用するか未接続にできます。リージョナルクロックバッファは、1 ～ 8 の整数で入力クロックレートを分周するようにプログラムできます。この機能と_IOBのプログラマブルなシリアライザ_/デシリアライザを併用すると₍第 8 章の「アドバンス SelectIO ロジックリソース」を参照)、ロジックリソースを追加せずに、ソース同期システムのクロックドメインの切り替えができます。 I/O クロックは、高速で、I/O のシリアライザ/デシリアライザ回路としても動作します (第 8 章の「アドバンス_SelectIOロジックリソース」を参照₎。

(24)

グローバル

クロック

リソース

グローバルクロックは、すべてのクロック入力と FPGA のさまざまなリソースを接続するための専用ネットワークです。このネットワークは、スキュー、デューティサイクルの歪み、および消費電力を抑え、ジッタ耐性を向上して高周波数信号をサポートするよう設計されています。グローバルクロックの信号パスを理解すると、さまざまなグローバルクロックリソースについても理解できるようになります。グローバルクロックリソースとネットワークには、次のパスおよびコンポーネントが含まれます。 • グローバルクロック入力 • グローバルクロックバッファ • クロックツリーとネット - GCLK • クロック領域

グローバル

クロック入力

Virtex-5 FPGA には、クロック入力として使用しないときは、通常のユーザー I/O として使用可能なグローバルクロック入力ピンが含まれます。各デバイスには、20 個のグローバルクロック入力があります。クロック入力は、差動 I/O 規格も含め、任意の I/O 規格にコンフィギュレーション可能です。クロック入力は、それぞれシングルエンドまたは差動方式のいずれかにでき、必要であれば、20 個のクロック入力すべてを差動方式にできます。出力として使用する場合、グローバルクロック入力ピンは、任意の出力規格にコンフィギュレーション可能です。各グローバルクロック入力ピンは、シングルエンド出力規格またはすべての差動出力規格をサポートします。

グローバル

クロック入力バッファのプリミティブ

表 1-1に、入力クロック I/O の入力バッファのプリミティブを示します。

IOSTANDARD 属性を該当する規格に設定すると、これらの₂つのプリミティブを_Virtex-5の_I/O リソースに対して使用できるようになります。使用可能な I/O 規格の詳細は、第 6 章の「SelectIO リソース」の表 6-39を参照してください。

クロック

ゲーティングによる消費電力削減

Virtex-5 のクロックアーキテクチャは、デザインの一部の消費電力を低減させるため、クロックゲーティングを用いるという確実な方法を採用しています。ほとんどのデザインには、未使用の BUFGCE リソースが含まれます。1 つのクロックは BUFGCE 入力をを駆動でき、 BUFGCE 出力はロジックの別々の領域を駆動できます。たとえば、常時動作していることが必要なロジックすべてがいくつかのクロック領域に制約されている場合、これらの領域を 1 つの BUFGCE 出力で駆動することが可能です。また、別の BUFGCE のイネーブル信号をトグルすることは、電力削減可能なロジック領域におけるダイナミック電力消費をすべて停止するシンプルな方法となります。表 1-1 : クロックバッファのプリミティブプリミティブ入力出力説明

IBUFG

I

O

シングルエンド

I/O

の入力クロックバッファ

IBUFGDS

I

、

IB

O

差動

I/O

の入力クロックバッファ

(25)

削減される電力は XPE (Xilinx Power Estimator または XPower (Xilinx Power Analyzer) ツールを使用して概算できます。電力差異は BUFGMUX イネーブルのトグルあるいは対応するクロックネットの周波数を 0MHz に設定するか、ツールに適切なスティミュラスを入力することで算出されます。

グローバル

クロック

バッファ

各 Virtex-5 デバイスには、32 個のグローバルクロックバッファがあり、チップの上半分および下半分に 16 個ずつ含まれます。グローバルクロック入力は、差動入力ピンペアの P 側からチップの同じ側 (上または下) のグローバルクロックバッファ入力のいずれかに直接接続できます。差動グローバルクロックピンのペアは、それぞれ PCB 上の差動またはシングルエンドクロックのいずれかに接続できます。シングルエンドクロックを使用する場合、ピンペアの P 側を使用する必要があります。これは、直接接続されているのがこのピンだけであるためです。ピンの命名規則については、Virtex-5 パッケージ仕様を参照してください。シングルエンドクロックは、差動グローバルクロックピンの正 (P) 側に接続する必要があります。このように接続されていると、N 側が別のシングルエンドクロックピンとして使用できませんが、ユーザー I/O としては使用可能です。Virtex-5 デバイス上の₂₀個のグローバルクロックピンは、₂₀個の差動クロックまたはシングルエンドクロックに接続できます。グローバルクロックバッファを使用すると、クロックや信号などのソースからグローバルクロックツリーおよびネットへのアクセスが可能になります。グローバルクロックバッファへの入力に使用できるソースは、次のとおりです。 • グローバルクロック入力 • クロックマネージメントタイル_(CMT)出力 ♦ デジタルクロックマネージャ (DCM) ♦ 位相ロックループ (PLL) • グローバルクロックバッファ出力 • 汎用インターコネクトグローバルクロックバッファを駆動できるのは、チップの同じ側 (上または下) にあるソースのみです。すべてのグローバルクロックバッファは、Virtex-5 デバイスの全クロック領域を駆動可能です。 Virtex-II および_{Virtex-II Pro FPGA}のプライマリ_/セカンダリの規則は適用されませんが、₁つのクロック領域で駆動できるクロックは 10 個のみです。 1 つのクロック領域は、上下に 10 個ずつ合計₂₀個の_CLB行が含まれ、デバイスの左半分または右半分の範囲になっています。クロックバッファは、クロック入力が 2 つある同期または非同期のグリッチのない 2:1 マルチプレクサとして使用できるよう設計されています。_Virtex-5デバイスの制御ピンは、広範な機能を提供し、効率的な入力切り替えが可能です。次のセクションでは、Virtex-5 クロックバッファのさまざまなコンフィギュレーション、プリミティブ、使用モデルについて記述します。

(26)

グローバル

クロック

バッファ

プリミティブ

表 1-2に、グローバルクロックバッファのプリミティブを示します。

表 1-2 : グローバルクロックバッファプリミティブ

プリミティブ入力出力制御ピン

BUFGCTRL

I0

、

I1

O

CE0

、

CE1

、

IGNORE0

、

IGNORE1

、

S0

、

S1

BUFG

I

O

-BUFGCE

I

O

CE

BUFGCE_1

I

O

CE

BUFGMUX

I0

、

I1

O

S

BUFGMUX_1

I0

、

I1

O

S

BUFGMUX_VIRTEX4

(2)

I0

、

I1

O

S

メモ : 1. すべてのプリミティブは、BUFGCTRL のソフトウェアプリセットから派生したものです。 2. BUFGMUX_VIRTEX4 は、Virtex-4 ファミリから使用されているレガシプリミティブです。

(27)

BUFGCTRL

BUFGCTRL プリミティブ (図 1-1を参照) では、2 つの非同期クロックの切り替えが可能です。その他のグローバルクロックバッファプリミティブはすべて BUFGCTRL のコンフィギュレーションから派生したものです。これらのプリミティブのコンフィギュレーションは、_ISE®ソフトウェアツールにより管理されます。

BUFGCTRL には、S0、S1、CE0、CE1 の 4 つのセレクトラインと IGNORE0 および IGNORE1 の 2 つの制御ラインがあります。この 6 つの制御ラインを使用して、入力 I0 と I1 を制御します。

BUFGCTRL は、2 つのクロック入力をグリッチなしで切り替えるよう設計されています。 S0 と S1 の変化後に選択されているクロックが High から Low に切り替わると、出力はもう1 つのクロックが High から Low に遷移するまで Low を維持します。その後、新しいクロックが出力を駆動し始めます。 BUFGCTRL のデフォルトコンフィギュレーションでは、立ち下がりエッジで認識され、入力が切り替わる前は Low に保持されるようになっていますが、立ち上がりエッジで認識され、入力が切り替わる前は High に保持されるようにもできます。アプリケーションによっては、上記のような切り替え条件が適さない場合もあります。 IGNORE ピンをアサートすると、₂つのクロック入力の切り替え時に上記の条件は適用されず、セレクトピンの変更で入力が切り替わります。 IGNORE0 をアサートすると I0 入力から切り替わり、IGNORE1 をアサートすると I1 入力から切り替わります。

入力クロックは、S0 と CE0 か S1 と CE1 のペアのどちらかが High にアサートされなければ選択できません。 S か CE のどちらかが High にアサートされていないときは、必要な入力が選択されません。通常は、両方のペア (4 つのすべてのセレクトライン) が同時に High にアサートされることはありません。セレクトラインとして使用されるのは、ペアの一方のピンだけで、もう一方は_High に固定されます。表 1-3はその真理値表です。図 1-1 : BUFGCTRL プリミティブ IGNORE1 IGNORE0 CE1 CE0 S1 S0 I1 I0 O BUFGCTRL ug190_1_01_032206

(28)

S と CE は共に出力の選択に使用されますが、ピンのビヘイビアが多少異なります。クロックの切り替えに CE を使用した方がクロックは速く切り替わります。また、CE ピンでセットアップ/ホールドタイム違反があると、クロック出力でグリッチが発生します。一方、S ピンを使用すると、セットアップ/ホールドタイムと無関係に、2 つのクロック入力を切り替えることができます。この際、グリッチは発生しません。詳細は、「BUFGMUX_VIRTEX4」を参照してください。 CE ピンは、 Virtex-II および Virtex-II Pro FPGA と互換性があります。

図 1-2のタイミング図は、BUFGCTRL プリミティブを使用した場合のクロックの切り替わりを示しています。正確なタイミング値は、スピードファイルから求めることができます。表 1-3 : クロックリソースの真理値表

CE0

S0

CE1

S1

O

1

0 X

I0

1

1 X

0 I0

0 X

1

1 I1

X

0

1

1 I1

1

前の入力(1) メモ : 1. 前の入力とは、このステートに移行する前の有効な入力クロックのことです。 2. これ以外のステートではすべて、出力が INIT_OUT 値になり、トグルしません。図 1-2 : BUFGCTRL タイミング図

I0

I1

S0

S1

IGNORE0

IGNORE1

O

CE0

CE1

1 2 3 4 5 6 T_{BCCCK_CE} ug190_1_02_071707

T_{BCCKO_O} T_{BCCKO_O} T_{BCCKO_O}

(29)

• タイムイベント 1 の前は、出力 O に入力 I0 が選択されています。

• タイムイベント 1 の立ち上がりエッジより T_{BCCCK_CE}前に、CE0 と S0 が Low にディアサートされます。これとほぼ同時に、CE1 と S1 が High にアサートされます。

• タイムイベント 3 より T_{BCCKO_O}後に、出力 O が入力 I1 に切り替わります。これは、I0 が High から Low になり (イベント 2)、I1 が High から Low になると発生します。

• タイムイベント 4 で IGNORE1 がアサートされます。

• タイムイベント 5 で CE0 と S0 が High にアサートされ、CE1 と S1 が Low にディアサートされます。タイムイベント 6 より T_{BCCKO_O}後に、出力 O が I1 から I0 にが切り替わります。この際、I1 が High から Low に切り替わる必要はありません。 BUFGCTRL には、ほかに次のような機能があります。 • I0 と I1 入力は、コンフィギュレーション後、デバイスが動作を開始する前にあらかじめ選択されます。 • コンフィギュレーション後の最初の出力には、 High または Low のどちらでも選択できます。 • CE0 と CE1 のみを使用してクロックを選択 (S0 と S1 を High に固定) した場合、前に選択さ

れたクロックの High から Low への遷移を待つことなく別のクロックを選択できます。

表_1-4に、_BUFGCTRLプリミティブの属性を示します。

BUFG

BUFG は、クロック入力とクロック出力を各 1 つ持つ入力クロックバッファです。このプリミティブは BUFGCTRL に基づいており、複数のピンがロジック High または Low に接続されています。

図_1-3は、_BUFGと_BUFGCTRLの関係を示しています。_BUFGには_LOC制約を使用できます。表 1-4 : BUFGCTRL 属性属性名説明設定可能な値 INIT_OUT コンフィギュレーション後に BUFGCTRL 出力を特定の値に初期化します。立ち上がりエッジまたは立ち下がりエッジのどちらを認識するようにするか、およびクロックを切り替える際の出力レベルを設定します。 0 (デフォルト)、 1 PRESELECT_I0 TRUE の場合、コンフィギュレーション後の BUFGCTRL の出力に_I0入力が選択されます。(1) FALSE (デフォルト₎、 TRUE PRESELECT_I1 TRUE の場合、コンフィギュレーション後の BUFGCTRL の出力に I1 入力が選択されます。(1) FALSE (デフォルト)、 TRUE メモ : 1. 2 つの PRESELECT 属性を同時に TRUE にはできません。 2. LOC 制約を使用できます。

(30)

図 1-4のタイミング図に示すように、出力には入力と同じ波形が現れます。

BUFGCE

および

BUFGCE_1

BUFG とは異なり、BUFGCE はクロック入力、クロック出力、クロックイネーブルラインを 1 つずつ持つクロックバッファです。このプリミティブは BUFGCTRL に基づいており、複数のピンがロジック High または Low に接続されています。図 1-5は、BUFGCE と BUFGCTRL の関係を示しています。BUFGCE と BUFGCE_1 には LOC 制約を使用できます。

図 1-3 : BUFG と BUFGCTRL の関係図 1-4 : BUFG タイミング図 IGNORE1 IGNORE0 CE1 CE0 S1 S0 I1 I0 O BUFG ug190_1_03_032206 V_DD GND V_DD VDD VDD I O I GND GND BUFG(I) BUFG(O) T_{BCCKO_O} ug190_1_04_032206

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