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To learn more about ON Semiconductor, please visit our website at www.onsemi.com

Is Now Part of

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(2)

www.fairchildsemi.com

AN-6086

FAN9611/12 を用いたインターリーブ臨界モード PFC の設計ガイドライン

1. 概要

このアプリケーションノートは、インターリーブ臨 界モード (BCM) 力率改善 (PFC) コンバータの設計手 順に関する実践的なガイドラインです。フェアチャ イ ル ド の

PFC

コ ン ト ロ ー ラ で あ る

FAN9611

FAN9612

を例にとって説明します。インダクタとゼ

ロ電流検出 (ZCD) 回路の設計、部品の選択から制御 ル ー プ を ま で を 含 め て 取 り 上 げ ま す 。 設計手順は、試験用プロトタイプの 400 W コンバー タにより検証されています。

FAN9611/12

は、デュアル臨界モードインターリー

ブ PFC コントローラで、並列逆相接続した 2 つの昇 圧回路を動作させるものです。これにより、この制 御技術の実用的な最大出力レベルを 200~300 W か ら 800 W 以上にまで増加させます。この電力レベル でよく使われる連続導通モード (CCM) とは異なり、

BCM

では原理上、昇圧ダイオードにおいてゼロ電 流スイッチング(逆回復損失なし)を実現するた め、効率を犠牲にすることなく比較的安価なダイオ ードを使用することができます。さらに、2 つの昇 圧回路においてリップルをキャンセルでき、スイッ チング周波数を効果的に 2 倍にすることによって、

入出力フィルターを小さくできます。ピーク検出回 路とフィードフォワードにより、過渡状態における 出力電圧変動を抑制します。軽負荷時の、スイッチ ング損失を抑えた安定動作を保証するため、最大ス イッチング周波数を 525 kHz でクランプしていま す。すべての動作条件下でインターリーブ同期を維 持します。保護機能として、出力過電圧保護、過電 流保護、オープンフィードバック、低電圧保護、ブ ラウンアウト保護、二次側ラッチによる過電圧保護 を有しています。

CS2 CS1

VDD DRV1 DRV2 PGND VIN FB OVP COMP SS AGND MOT 5VB ZCD2 1 ZCD1 2 3 4 5 6 7 8

16

15

14

13

12

11

10

9

FAN9612

85~265Vac

L1 L2

Q1 Q2

VDD

VOUT

図 1.

FAN9611 または FAN9612 の標準アプリケーション回路

(3)

2. BCM 昇圧 PFC コンバータの動作 原理

昇圧コンバータで最も広く採用されている動作モードは連 続モード (CCM) と、臨界モード (BCM) です。これら 2 つの名称は、図 2 に示すようにエネルギーを蓄える インダクタに流れる電流と関連しています。その名 が示すとおり、CCM におけるインダクタ電流は連続 していますが、BCM では、インダクタ電流がゼロに なった時点で次のスイッチングサイクルが開始しま す。すなわち、臨界モードは、連続モードと不連続 モードの境界に位置する動作です。臨界モードでは インダクタとスイッチングデバイスに流れる実効値 電流は高くなりますが、MOSFET とダイオードにと ってはより良いスイッチング動作条件になります。

図 2 に示すように、ダイオードの逆回復電流が発生 しないためファーストリカバリダイオードを用いる 必要はありません。また、MOSFET は電流がゼロに なってからオンするため、スイッチング損失が抑え られます。

V

IN

I

L

I

D

V

OUT

I

DS

L

line Filter V

LINE

I

L

t

ON

Reverse recovery I

D

I

DS

CCM

t

OFF

I

L

t

ON

I

D

I

DS

BCM

t

OFF

図 2.

CCM 制御と BCM 制御

BCM PFC の基本的な考え方は、図 3 に示すように、

インダクタ電流が各スイッチングサイクルの中でゼ ロからスタートするというものです。昇圧コンバー タのパワートランジスタが一定時間オンした場合、

インダクタ電流のピーク値は入力電圧の大きさに比 例します。電流波形は三角波となることから、各ス イ ッ チ ン グ サ イ ク ル の 平 均 電 流 値 も また入力電圧に比例します。入力電圧が正弦波の場

合、コンバータの入力電流は非常に高い精度で入力 電圧波形に従って流れることから、電源から供給さ れる入力電流は正弦波となります。このような動作 が、BCM 昇圧コンバータを力率改善の理想的な選択 肢とする理由になっています。

BCM

に付随する特性として、昇圧コンバータのスイ ッチング周波数が、出力電圧、入力電圧の瞬時値、

昇圧インダクタの値、そして負荷に供給される電力 に主に依存して変化することがあります。図 3 に示 すように、入力電流は正弦波である入力電圧に従う ことから動作周波数は変化します。また、周波数が 最も低くなるのは、正弦波であるライン電圧の値が ピークになるときです。

I

L

V

GS

Average of input current

f

SW

V

IN

t

ON

V

IN,PK

t

t

t

t

図 3.

BCM PFC の動作波形

インダクタにおける電圧-時間バランスの式:

( ) ( ( ))

IN ON OUT IN OFF

V t t   VV tt (1)

ここで、VIN

(t) は整流後のライン電圧です。

BCM

昇圧 PFC コンバータのスイッチング周波数 は、次式により求めます。

,

( )

1 1

| sin(2 ) | 1

OUT IN SW

ON OFF ON OUT

OUT IN PK LINE

ON OUT

V V t

f t t t V

V V f t

t V

   

 

 

(2)

ここで、

V

IN,PK はライン電圧の振幅、

f

LINE はライン

周波数です。

図 4 に、出力の減尐に対する MOSFET のオン期間と スイッチング周波数の変化を示します。図 4 の右側 に示すように、負荷が軽くなると、インダクタ電流 のピーク値は MOSFET のオン期間の減尐とともに小 さくなり、スイッチング周波数は高くなります。こ れにより、軽負荷時はスイッチング損失が著しく増 加する可能性があるため、FAN9611/12 の最大スイッ チング周波数は 525 kHz に制限されています。

(4)

I

L

V

GS

Average of input current

f

SW

t

t

t

図 4.

BCM PFC における動作周波数の変化

BCM PFC コンバータではスイッチング周波数が変化

するため、ラインフィルターとインダクタの設計は その最小周波数の動作条件で行います。したがっ て、動作状態の変化によって BCM PFC コンバータ のスイッチング周波数の最小値がどのように変化す るか調べる必要があります。

スイッチング周波数が最小になるのはライン電圧が ピークに達したときですが、図 5 に、ライン電圧の 実効値を変化させたときのスイッチング周波数の最 小値を、3 通りの出力電圧について示します。注目 すべき点は、出力電圧設定値によって、スイッチン グ周波数の最小値が現れるのがライン電圧の最小 時、最大時と変わることです。出力電圧が 405 V 前 後 の 場 合 、 ラ イ ン 電 圧 最 小 時

(85 V

AC

)

と 最 大 時

(265 V

AC

)

の両方で同じ最小スイッチング周波数が発

生しています。

10 20 30 40 50 60 70 80

85 130 175 220 265

RMS Line voltage (Vrms) fSW(kHz)

VOUT=385V VOUT=400V

VOUT=415V

図 5. 最小スイッチング周波数とライン電圧実効値

(L = 390 µH, P

OUT

= 200 W)

3. BCM 昇圧 PFC のインターリーブ

BCM

昇圧コンバータの重要な特性のひとつに、昇圧 インダクタのリップル電流が大きく、スイッチング サイクル毎にゼロから制御ピーク値まで達する点が 挙げられます。したがって、このような高いピーク 電流はパワースイッチにもストレスを与えます。さ らに、商用電源に接続される機器に課せられる高周 波ノイズ規制に対応するためにも、高いリップル電 流は EMI フィルターを通す必要があります。その結 果、コンバータの実用出力値は通常 300 W 以下に制 限されます。ところが、図 6 に示すように 2 個の昇 圧回路を並列逆相接続して動作させる場合、ピーク 電流が高く EMI フィルターが大きすぎるという問題 は 解 決 さ れ 、 こ の 制 御 技 術 の 実 用 最 大 出 力 値 は

800 W

以上まで拡大可能になります。この技術をイ

ンターリーブと呼びます。

L1

L2

Q1

FAN9612 Q2 VDD

COUT

VIN VOUT

ZCD1 ZCD2

FB IL1

IL2

IL1+IL2

i L1

i L2

i L1 +i L2

図 6.

BCM 昇圧 PFC のインターリーブ動作

インターリーブ動作は、シングル BCM PFC 動作に比 べ数多くの利点があります。スイッチング損失がス イッチングデバイス間に配分されることで、電力損 失もまた分散するため、電源設計の温度管理が容易 になります。インターリーブ方式では、コンバータ の入力段の有効スイッチング周波数が 2 倍に見える ため、EMI フィルターのサイズを小さくできるとい う大きなメリットがあります。また、図 6 の波形か らわかるように、リップル電流キャンセルにより合 成電流のリップルが最小化されます。

(5)

4. 設計上の検討事項

ここでは、図 7 の回路図を参考に設計手順を説明し ます。設計例として、ユニバーサル入力電圧範囲の

400 W PFC

アプリケーションを取り上げます。以下

に設計仕様を示します。

-

ライン電圧範囲:85~265 VAC(ユニバーサル入 力)、50 Hz

-

定格出力電圧および電流:400 V/1 A (400 W)

-

ホールドアップ期間:出力電圧が 1 サイクル中

に 330 V 以下にならないようにします。

-

出力電圧リップル:8Vp-p

以下

-

最小スイッチング周波数:50 kHz 以上

-

制御帯域幅:5~10 Hz

-

ブラウンアウト保護ライン電圧:70 VAC

この設計では、2 つの同じコンバータを使用し、そ れぞれ総出力電力の半分

( 200 W )

を供給します。

V

DD

は補助電源から供給されるものとします。

AC

CS2 CS1

VDD DRV1 DRV2 PGND VIN OVP FB COMP SS AGND MOT 5VB ZCD2 ZCD1 1 2 3 4 5 6 7 8

16

15

14

13

12

11

10

9

FAN9612

LF

CF1 CF2 CHF

L1

L2 NBOOST

NAUX NBOOST

NAUX Q1 Q2

RG1 RG2

RCS2 RCS1

D1 D2

CVDD2 RZCD2

RZCD1

RIN1

RIN2

CINF

CCOMP,LF

CCOMP,HF RCOMP

CSS

RMOT C5VB

RFB1

RFB2 ROV2 ROV1

COUT

RIN.HYS

V

OUT

CVDD1 VLINE

VDD from Aux Power Supply

図 7. インターリーブ BCM 昇圧 PFC 設計例の参考回路図

[STEP-1] 昇圧インダクタの設計

昇圧インダクタの値は出力電力と最小スイッチング 周波数によって決まります。ライン電圧と MOSFET のオン時間が与えられると、式 3 より最小スイッチ ング周波数が求められます。

,

2 1

OUT LINE

SW MIN

ON OUT

V V

f t V

   (3)

ここで、

V

LINE

はライン電圧の実効値、

t

ON

は MOSFET のオン時間、

V

OUT

は出力電圧です。

定格出力時、ライン電圧の値を用いて、MOSFET の オン時間は式 4 により求められます。

, 2

2

OUT CH

ON

LINE

P L

tV

 

  (4)

ここで:

 は全体の電力効率 L は昇圧インダクタの値

P

OUT,CH

はチャネル毎の定格出力電力です。

式 4 を用いて、最小スイッチング周波数の式 3 を書 き換えると、式 5 のようになります。

2

LINE LINE

,

,

2 2

OUT SW MIN

OUT CH OUT

V V V

f P L V

  

 

  (5)

(6)

従って、出力電圧と最小スイッチング周波数が決ま れば、インダクタの値は式 6 により求められます。

2

, ,

, ,

2 2

LINE MINF OUT LINE MINF

OUT CH SW MIN OUT

V V V

L P f V

  

 

  (6)

ここで

V

LINE,MINFは、最小スイッチング周波数を算出

した際のライン電圧実効値です。

ユニバーサル入力電圧範囲の場合、

V

OUTを

405 V

以下 に 設 定 す る と 、

V

LINE,MINF は ラ イ ン 電 圧 の 最 大 値

( 265 V

AC

)

となり、VOUT を 405 V 以上に設定すると、

V

LINE,MINF

はライン電圧の最小値 ( 85 V

AC

)

となります。

最小スイッチング周波数が低くなると、スイッチン グ損失は低減しますが、インダクタとラインフィル ターのサイズは大きくなります。したがって、最小 スイッチング周波数は効率と磁性部品サイズとのト レードオフで決めてください。最小スイッチング周 波数は、FAN9611/12 で可聴域ノイズを防ぐために設 定されている最小スイッチング周波数

16.5 kHz

より も高い値にする必要があります。

インダクタの値が得られたら、定格出力時のインダ クタピーク電流の最大値を式

7

により求めます。

, .

,

2 2

OUT CH

L PK

LINE MIN

I P

V

 

(7)

ここで、VLINE,MIN

はライン電圧の最小値です。

昇圧インダクタの巻数はコアが飽和しないように考慮 して決めてください。最小巻数は式 8 より求めます。

, L PK BOOST

e

I L

N A B

 

  (8)

ここで、Ae はコアの断面積、B は [Tesla] を単位と するコアの最大磁束密度変化量です。B は飽和磁束 密度以下に設定してください。

図 8 に TDK のフェライトコア

( PC45 )

の代表的な B-

H 特性を示します。飽和磁束密度 ( B )

は温度上昇と

ともに減尐するので、高温時の特性を考慮してくだ さい。

図 8. フェライトコアの標準 B-H 曲線

(設計例)出力電圧は 400 V なので、最小スイッチ ング周波数は最大ライン電圧 (265 VAC

) かつ最大負

荷の状態で発生します。全体の電力効率を

95%

、 最小スイッチング周波数を

52 kHz

とすると、イン ダクタの値は次式により得られます。

2

, ,

, ,

2 3

2 2

0.95 265 400 2 265 400 202 2 200 52 10

LINE MINF OUT LINE MINF

OUT CH SW MIN OUT

V V V

L P f V

H

 

 

 

  

  

  

定格出力時のインダクタピーク電流の最大値は次 式により求められます。

, ,

,

2 2 2 2 200

0.95 85 7

OUT CH L PK

LINE MIN

I P A

V

 

  

 

PQ3230

コア

( PC45, A

e

=161 mm

2

)

を使用し、B を

0.3 T

に設定した場合、一次側巻線数は次のように

なります。

6 ,

6

7 202 10 161 10 0.3 29

L PK BOOST

e

I L

N turns

A B

  

  

   

よって、昇圧インダクタの巻線数 (NBOOST

) は 30 タ

ーンとします。

[STEP-2] インダクタ補助巻線の設計

図 9 に、BCM 昇圧コンバータのインダクタ電流およ び電圧波形を示します。FAN9611/12 は昇圧インダク タの補助巻線を使って、インダクタ電流がゼロにな るタイミングを間接的に検出します。

FAN9611/12

の ゼロ電流検出

(ZCD)

回路は、補助巻線電圧のスロー プがゼロになると MOSFET をオンするように構成さ れているので、補助巻線設計ではタイミング遅延を 特に考慮する必要はありません。

N

BOOST

N

AUX

V

AW

I

L

V

IN

V

OUT

V

GS

V

GS

I

L

ZCD

V

AW

AUX IN BOOST

N V

N

( )

AUX

OUT IN BOOST

N V V

N

R

ZCD

図 9.

ZCD 検出動作の波形

ZCD

端子の電圧はほぼゼロにクランプされ、抵抗

R

ZCD は、式 9 のように ZCD 端子の電流を 1 mA 以下に 制限します。

(7)

1

OUT AUX

ZCD

BOOST

V N

RmA N  (9)

アダプターなどの低電力アプリケーションの場合、

FAN9611/12

の電源電圧 (VDD

)

は、図 10 に示すよう に、インダクタの補助巻線から供給されます。補助 巻線電圧は

1

サイクルの半ばで大きく変動するた め、

DC

ブロッキングコンデンサ

(C

B

)

を使って安定

した VDD

電圧を確保します。

補助巻線により VDD を供給する場合の巻線比は、式

10

により求めます。

2

BOOST OUT

AUX Z

N V

NNV (10)

ここで、VZ

は V

DD

のツェナーダイオード電圧です。

補助巻線の peak-to-oeak 電圧が VZ

のほぼ 2 倍となる

ように巻線比を設定する理由は、起動時に低電圧誤 動作防止回路

(UVLO)

を働かせず、安定した

V

DD を 供給できるようにするためです。

N

BOOST

N

AUX

V

aw

V

OUT

V

GS

ZCD R

ZCD

V

DD

R

D

C

B

Vz V

AW

30~100 10~50nF

C

VDD2

C

VDD1

AUX OUT

BOOST

V N N

(

OUT IN

( ))

AUX

BOOST

V V t N

N

( )

AUX

IN

BOOST

V t N

N R

START

V

IN

図 10. 補助巻線による VDD

供給回路

スタートアップ抵抗を流れる平均電流は、スタート アップ電流

(100 A)

よりも大きくなるよう、式

11

により求めます。

2 2

, LINE MIN

100

START

START

I V A

R

   (11)

スタートアップ抵抗は、式 12 で算出される最小起動 時間も考慮して決めてください。

2 2

,

( 100 )

ON DD START

LINE MIN START

t V C

V A

R

(12)

ここで、VON は VDD に対する UVLO トリガ電圧、

C

DD は

V

DD 端子に接続されたコンデンサの合計容量 です。

標準的には、20~50 F の電解コンデンサ (CVDD2

) を 2

4 F

のバイパスコンデンサ

(C

VDD1

) と併用します。

スタートアップ抵抗の消費電力は式

13

により求め ます。:

2 , LINE MAX LOSS

START

P V

R (13)

(設計例)インダクタの巻線比

(N

BOOST

/N

AUX

)

10

として、NAUX

を 3 とすると、R

ZCD

の値は次式によ

り得られます。

400 3

1 1 30 40

OUT AUX

ZCD

BOOST

V N

R k

mA N mA

     

R

ZCDは

47 k

とします。

V

DD は補助電源から供給されるものとし、補助巻 線を使用する

V

DD 電源回路は、この例に含んでい ません。

[STEP-3] V

IN

センス回路の設計

AC

ライン電圧の実効値はライン電圧のピーク値に 正比例することから、FAN9611/12 では入力電圧のピ ーク値を検出してライン電圧の実効値を検出するた め、図

11

に示すように、シンプルな分圧回路でライ ン電圧のセンスが可能になります。検出されたライ ン電圧値は、低電圧誤動作防止回路

(UVLO) と PWM

制御のラインフィードフォワードに使われます。

V

IN

端子のピーク電圧が 0.95 V まで低下すると、UVLO

( ブ ラ ウ ン ア ウ ト 保 護 回 路 ) が ト リ ガ さ れ 、

FAN9611/12

は動作を停止します。

UVLO

がトリガされ

るライン電圧実効値は、式

14

により与えられます。

1 2

.

2

0.95 ( )

2

IN IN

LINE UVLO AC

IN

R R

V V

R

   (14)

内部スイッチング電流源では、式

15

のようにライン電

圧の

UVLO

ヒステリシスを設けることができます。

1

1 ,

2 ,

( 1)

2 2

IN IN IN HYS

IN LINE HYS

R R R

V RA

 

  (V

AC

) (15)

式 15 より、ライン電圧のヒステリシスが与えられる

と、

R

IN,HYSは式

16

により求められます。

. 2

, 1

1 2

( 2 )

2

LINE HYS IN

IN HYS IN

IN IN

V R

R R

A R R

   

 (16)

(8)

R

IN1

R

IN2

V

IN

C

HF

V

LINE

+

- Peak

detection 0.925V

Line

UVLO

2uA

Line F/F

R

IN,HYS

c

INF

IN OUT

3.7 3.7

図 11. 入力電圧センス

ピーク電圧検出回路は、図

11

に示されるように

V

IN

が 3.7 V を超えると飽和します。したがって、ライ ンフィードフォワードは、図

12

に示すように

V

INが

3.7 V 以上になると機能しません。ユニバーサル入力

電圧範囲の場合、ラインフィードフォワードを正常 に動作させるブラウンアウト保護の最小トリップポ イントは

66 V

AC

(265 V

AC

×0.925/3.7)

です。ユニバー サル入力電圧範囲では、ブラウンアウト保護しきい

値が

68 V

AC よりも低いと、ラインフィードフォワー

ドは最大ライン電圧で機能しなくなるため、ライン 電圧の上昇に伴い出力電力も上昇します(式 17)。

. . 2

( )

3.7

MAX NO FF MAX IN

OUT OUT

PPV (17)

V

IN センスの飽和の別の影響として、VIN のピーク電

圧が

3.7 V

以上に上昇すると、

3.7 V

以上ではライン

フィードフォワードが機能しないため、定格出力電 力に対する比率で表される位相管理しきい値が増加 します。

FAN9611/12 ではライン電圧センスにピーク電圧検出

を採用しているため、小容量のコンデンサ

(C

INF

)

を 使ってスイッチングノイズをバイパスするのが一般 的です。センス遅延の影響を低減するには、

R

IN2 と

C

INF

との間の RC 時定数を AC ラインサイクルの 5%

以内にする必要があります。

P

MAX

V

IN_BO

V

IN_FF_UL

VIN feedforward range ON

OFF

V

IN_ON

( user programmable )

V

IN_BO

V

IN_FF_UL

VIN feedforward range

0.925v 3.7V

0.925v 3.7V

OUT

図 12.

V

IN

フィードフォワード範囲

(設計例)ブラウンアウト保護しきい値を 70 VAC に設定し、

R

IN1

=2 M

にすると、RIN2 は次式によ り求められます。

1 2

, 6

( 2 / 0.925 1)

2 10 18.9

2 70 / 0.925 1

IN IN

LINE UVLO

R R

V

k

 

   

 

ブラウンアウト保護のヒステリシスが 3 VAC とす

ると、RIN,HYS

は次式により求められます。

. 2

, 1

1 2

3 6

6 6 3

( 2 )

2

2 3 18.9 10

( 2 10 ) 1.1

2 10 2 10 18.9 10

LINE HYS IN

IN HYS IN

IN IN

V R

R R

A R R

k

  

 

     

   

15

より、

R

IN,HYS無しで

2.8 V

AC のヒステリシス が得られるため、RIN.HYS は省略することもできま

す。CINF

を 10 nF

とすると、RC 時定数は以下のよ

うになります。

3 9

2 .

( R

IN

R

IN HYS

) C

INF

18.9 10 10 10 189 s

       

 

[STEP-4] MOT 端子抵抗の決定

ゲートドライブ信号のオン時間は、図 13 に示すよう に位相補償電圧に比例します。最大オン時間に達す ると、位相補償電圧は内部で 4.3 V にクランプされ ます。チャネル毎のゲートドライブ信号の最大オン 時間 (MOT) は、式 18 のように MOT 端子の抵抗で プログラムできます。

12 1 2 2

,

2

230 10 ( )

2

IN IN

ON MAX MOT

IN LINE

R R

t R

R V

   (18)

式 18 からわかるように、最大オン時間は、ラインフ ィードフォワード制御によりライン電圧の二乗に反 比例します。

過負荷時の最大出力電力は最大オン時間で制限され るので、MOT 抵抗を決定する際は出力電力を考慮す る必要があります。

2

, , ,

2

LINE

MAX CH MAX OUT CH ON MAX

P K P V t

L

    (19)

ここで、PMAX,CHはチャネル毎の出力電力制限最大値 であり、KMAX

は定格出力電力に対する出力電力制限

最大値の比率である最大電力制限係数です。

電力制限最大値は、インダクタと抵抗の誤差、各種 コントローラの相違を考慮すると、定格出力電力よ り 20~30% 高めに設定するのが一般的です (KMAX

=

1.2~1.3)。

(9)

TON

VCOMP

0.73 0.93 4.3 TONMAX

13% of POUTMAX

(TONMAX

) 18% of POUTMAX

(TONMAX

) POUTMAX

POUT

0.2

図 13.

V

COMP

とゲートドライブ信号のオン時間

FAN9611/12

COMP

端 子 電 圧 (

0.73 V

お よ び

0.93 V)に応じたフェーズ管理を行います。COMP 端

子電圧は出力電力に比例するので、フェーズ数を加 減する電力レベルは、図 13 に示すように電力制限最 大値に対する比率で表します。図 14 に示すように、

定格出力電力に対する比率で表される最大電力制限 係数が実際のフェーズ管理しきい値に影響します。

図は電力制限最大値が定格出力電力の 170% である例 を示します。この場合、実際のフェーズ管理しきい 値は定格出力電力の 22% と 31% であり、80% 以上の 電力効率を要求される場合に定格負荷の 20% 時の効 率を最大化することが可能です。このように、フェ ーズ管理しきい値は、最大オン時間を(RMOT によ り)調整することで、上方修正できます。

Output Power Normalized to POMAX

# of phase operating 2

1

13% 18% 50% 100%

Output Power Normalized to PONOMINAL

# of phase operating 2

1

22% 31% 50% 100%

POMAX=1.7 PONOMINAL

170%

図 14. フェーズ管理しきい値

フェーズ管理しきい値の目標値を求めるための電力 制限最大値が定格出力電力に対して大きすぎる場 合、図 15 に示すように COMP 端子にクランプ回路 を付加して最大電力制限レベルを下げることができ ます。COMP 端子電圧が 3.3 V にクランプされる と、最大電力制限レベルは定格出力電力の 170% か ら 130% へと減尐します。

COMP 5VB

39k

30k

2.8V

Clamped at 3.3V

POUTMAX=1.7 POUTNOMINAL

VCOMP

# of phase operating 2

1

22% 31% 50% 100% 130% 170%

0.2 0.73 0.93 3.3 4.3

Output Power normalized to PONOMINAL

図 15.

COMP 電圧クランプ回路とフェーズ管

理しきい値

電力制限最大値が決まったら、昇圧インダクタの最 大磁束密度を調べて、過負荷時にインダクタが飽和 しないことを確認する必要があります。過負荷時の 昇圧インダクタの最大磁束密度は式 20 より求められ ます。

, max

L PK MAX e BOOST

I K L

B A N

 

  (20)

(10)

(設計例)出力電力制限値を定格出力電力の

120%

に設定し、最大オン時間を次式により求めます。

, ,

, 2 2

, ,

6 2

2 ( ) 2

(1.2 200) 2 202 10 85 0.95 14.1

MAX CH MAX OUT CH

ON MAX

LINE MIN LINE MIN

P L K P L

t V V

s

 

  

 

 

   

 

次に、MOT 端子の抵抗を次式により求めます。

, IN2 , 2

12

IN1 IN2

6

2 12

( 2 )

230 10

14.1 10 18.9 2 85

( ) 78

18.9 2000 230 10

ON MAX LINE MIN

MOT

t R V

R R R

k

  

  

  

過負荷時の最大磁束密度を次式により求めます。

6 ,

max 6

7 1.2 202 10 161 10 30 0.35

L PK MAX e BOOST

I K L

B A N

tesla

    

 

  

[STEP-5] フィードバック回路の設計

出力電圧を調整して目標値を得るため、フィードバ ック用の分圧回路が、3 V ををフィードバック (FB) 端子に戻せるよう設計する必要があります。これは 式 21 で計算されます。

2

1 2

FB

3

OUT

FB FB

R V V

R R  

(21)

(設計例)

R

FB1 を 1 M として、RFB2 を次式に より求めます。

6 1

2

1 10 7.56 400 1

1 3

3

FB FB

OUT

R R k

V

    

[STEP-6] OVP 回路の設計

FAN9611/12 は、出力電圧に対する二段階の過電圧保

護 (OVP) 機能を備えています。非ラッチモードの

OVP

はフィードバック (FB) 端子との組み合わせ で、出力電圧が定格電圧の 108% 以上になると動作 します。ラッチモードの OVP は専用端子を用い、式

22 で表すように、OVP 端子電圧が 3.5 V

のしきい値

以上になると動作します。

2

,

1 2

FB

3.5

OUT LATCH

FB FB

R V V

R R  

(22)

ラッチモードの OVP を FB 端子と組み合わせると、

出力電圧が定格の 115% に達した時点で動作します。

(設計例)

OVP

レベルを

472 V

R

OV1 を

2 M

として、ROV2

を次式により求めます。

6 1

2 ,

2 10 14.9 472 1 1 3.5 3.5

OV OV

OUT LATCH

R R k

V

    

 

[STEP-7] 電流センス抵抗の決定

パルス毎の電流制限値は、以下のように、電力制限 最大値におけるインダクタ電流の最大値に対してや や高めに設定するのが一般的です。

, ,

,

2 2

MAX CH

CS LIM

LINE MIN

I P

V

 

 (23)

したがって、センス抵抗は式 24 のように求めます。

.

0.2

CS

CS LIM

RI (24)

(設計例)

, ,

,

200 1.2

2 2 2 2 8.4

85 0.95

MAX CH CS LIM

LINE MIN

I P A

V

     

 

I

CS.LIM を 9.1 A(8.4 A に対して 10% のマージ ン)として、センス抵抗を次式により求めま す。

.

0.2 0.2 0.022

CS

9.1

CS LIM

RI   

[STEP-8] 出力コンデンサの選択

出力コンデンサを選択する際には、出力電圧リップ ルを考慮する必要があります。図 16 に示すように、

出力電圧にライン周波数の 2 倍のリップルが発生し ています。出力リップル規格が与えられると、出力 コンデンサの条件は式 25 により求められます。

2

,

OUT OUT

LINE OUT RIPPLE

C I

f V

 

  (25)

ここで、IOUT

は 2 つの昇圧 PFC 段の定格出力電流の

合計、VOUT,RIPPLE

は peak-to-oeak

電圧のリップル規格 です。

出力電圧のリップルが大きすぎると、通常動作時に

OVP の早発を引き起こす可能性があるので、peak-to- oeak 電圧のリップル規格を定格出力電圧の 15% 以下

にする必要があります。

出力コンデンサを決定する際にはホールドアップ期 間も考慮する必要があります。

2 2

,

2

OUT HOLD OUT

OUT OUT MIN

P t

C V V

 

 (26)

ここで:

P

OUT は 2 つの昇圧 PFC 段の定格出力電圧の合計

(2P

OUT,CH

)、

t

HOLD

は必要とされるホールドアップ時間、

V

OUT,MIN はホールドアップ期間中、許容される PFC

最小出力電圧です。

(11)

,

(1 cos(4 ))

D AVG OUT LINE

II    ft

I

OUT

, 2

OUT OUT RIPPLE

LINE OUT

V I

f C

V

OUT

I

D

, D AVG

I

図 16. 出力電圧リップル

(設計例)リップル規格が 8 Vp-p の場合、コン デンサは次のように算出されます。

,

1 398

2 2 50 8

OUT OUT

LINE OUT RIPPLE

C I F

f V

 

  

   

1

サイクル

(20 ms) で許容される最小出力ドロッ

プアウト電圧は 330 V なので、コンデンサの値 は次のようになります。

3

2 2 2 2

,

2 2 400 20 10

313 400 330

OUT HOLD OUT

OUT OUT MIN

P t

C F

V V

  

 

し た が っ て 、 出 力 コ ン デ ン サ と し て

2

個 の

220 F コンデンサを並列接続します。

[STEP-9] 位相補償回路の設計

昇圧 PFC 電力段は図 17 のようにモデル化できま す。FAN9611/12 はラインフィードフォワードを採用 しているため、電力段の伝達関数はライン電圧に依 存しなくなります。そのため、電力段は RC 回路に 供給する電圧制御電流源としてモデル化できます。

C

OUT

R

L

f=2f

LINE

V OUT

C OUT R L I D

I

D,AVG

I

O

V

COMP

r (R

L

)

V OUT

図 17. 電力段の小信号モデル

ダイオード電流を半サイクルで平均することによ り、図 17 の電圧制御電流源の低周波特性を、式 27 の通り求めます。

,

( 0.2)

4.1

COMP

D LF OUT MAX

I I K V

   (27)

ここで IOUT は、POUT に対応する定格出力電流の 合 計 、

V

COMP は 位 相 補 償 端 子 電 圧 、

0.2 V

PWM

オフセット電圧、4.1 はエラーアンプ制御 範囲です(図 13 を参照)。

よって、低周波、小信号の制御—出力間伝達関数は 式 28 により求められます。

ˆ 1

ˆ 4.1 2 1

2

OUT OUT MAX L

COMP

P

v I K R

v s

f

   

(28)

ここで、

2

P

2

L OUT

f   R C

および

R

L

は、与えられた負荷条件での出力負荷抵抗です。

図 18 に、負荷の変化に対する制御-出力間伝達関数 の変化を示します。図からわかるように、負荷の変 化に伴い極が移動しても極より上の周波数の特性は 変化しません。負荷の減尐に伴い低周波利得が増加 するため、フィードバックループ補償におけるワー ストケースは軽負荷条件です。負荷抵抗が無限大で あると仮定して、軽負荷時の制御—出力間伝達関数 は、式 29 より次のように得られます。

@ ,

ˆ 1

ˆ | 4.1

OUT OUT MAX

LIGHT LOAD

COMP OUT

v I K

v sC

   (29)

(12)

40dB

20dB

0dB

-20dB

-40dB

0.01Hz 0.1Hz 1Hz 10Hz 100Hz

fp

fp

Heavy Load Light Load

1kHz

60dB 80dB

図 18. 制御—出力間伝達関数

位相補償には、図 19 に示すように、高周波ポールに よる比例積分 (PI) 制御を用いるのが一般的です。補 償ゼロ (fCZ

)

は位相を進ませますが、高周波補償ポー

ル (fCP

) はスイッチングリップルを減衰させます。

位相補償回路の伝達関数は式 30 により得られます。

ˆ 2 1 2

ˆ 1

2

COMP I CZ

OUT

CP

s

v f f

v s s

f

 

(30)

ここで

,

,

,

3 80 /

2 ,

1 ,

2

1 2

I

OUT COMP LF

CZ

COMP COMP LF

CP

COMP COMP HF

f A V

V C

f R C

f R C

 

  

  

,

1

CZ 2

COMP COMP LF

f R C

^

^ COMP

OUT

v v

RCOMP CCOMP,LF

,

1

CP 2

COMP COMP HF

f

R C

 

, ,

10 C

COMP HF

C

COMP LF

0db CCOMP,HF

VSS,REF (3V) VOUT

RFB1

RFB2 Gm=80A/V

2 ,

1 2

SS REF FB

FB FB OUT

R V

R RV

 V

COMP

fSW

図 19. 位相補償回路

フィードバックループを設計する手順は以下のとお りです。

(a)

ライン周波数の 1/10~1/5 程度の範囲でクロスオ ーバー周波数 (fC

) を決定します。図 20

に示すよ う に 、 電 力 段 の 制 御

出 力 間 伝 達 関 数 は

-20 dB/dec

のスロープで、クロスオーバー周波

数における位相は -90o となります。そのため、

45

度の位相余裕が得られるように位相補償回路 のゼロ (fCZ

)

をクロスオーバー周波数付近に配置 す る 必 要 が あ り ま す 。 従 っ て 、 コ ン デ ン サ

C

COMP,LF

を式 31 より求めます。

, 2

80 / 3

4.1 (2 )

OUT MAX COMP LF

OUT

OUT C

A V I K

C C f V

 

 

  (31)

補償ゼロをクロスオーバー周波数の位置に配置する ための補償抵抗を式 32 より求めます。

,

1

COMP

2

C COMP LF

R   fC (32)

(b)

高周波補償ポール (fCP

)

は fC より尐なくとも 10 倍 (1 decade) 以上高い周波数に配置して、クロス オーバー周波数における電圧制御ループの位相 余裕に影響しないようにします。また、ノイズ が効果的に減衰されるように、コンバータのス イッチング周波数よりも十分に低い周波数にす る必要があります。従って、コンデンサ CCOMP,HF を式 33 により求めます。

,

1

COMP HF

2

CP COMP

C   f R

  (33)

40dB

20dB

0dB

-20dB

-40dB

1Hz 10Hz 100Hz 1kHz

Control-to-Output

10kHz 60dB

f

c

Compensation Closed-Loop Gain

図 20. 位相補償ネットワークの設計

(13)

(設計例)クロスオーバー周波数(制御帯域幅)

5 Hz

として、

C

COMP,LFを次式により求めます。

, 2

4

6 2

80 / 3

4.1 (2 )

10 1 1.2 3

400 405 4.1 440 10 (2 5)

OUT MAX

COMP LF

OUT C OUT

A V I K

C C f V

nF

 

 

 

    

   

実際の

C

COMP,LFは、既製品のコンデンサのの中で最

も計算結果に近い

390 nF

とします。次に

R

COMPを 次式により求めます。

9 ,

1 1

2 2 5 390 10 82

COMP

C COMP LF

R k

f C

 

   

    

高周波ポールを 120 Hz として、CCOMP,HF

を次式に

より求めます。

, 3

1 1

2 2 120 82 10 16.3

COMP HF

CP COMP

C nF

f R

 

  

   

実際の COMP,HF

は、同様に既製品のコンデンサの値

で最も近い 15 nF とします。このように設計した部 品は、以下に示すように帯域幅が 6 Hz、位相余裕

が 45o

の制御ループとなります。実際の帯域幅は、

この漸近設計による値をやや上回ります。

[STEP-10] ソフトスタートコンデンサの選択

FAN9611/12

は閉ループのソフトスタートを採用して

おり、エラーアンプのリファレンス電圧が出力電圧 が定格値に達するのに伴い、段階的に上昇します。

このリファレンス電圧は、ソフトスタート期間中に フィードバック電圧との差が発生しないように随時 管理されます。リファレンス電圧のスロープは、エ ラーアンプの出力電圧 (VCOMP

)

すなわちコンバータの 出力電圧の関数となります。ソフトスタート時間は 負荷条件に応じて調整されます。

ソフトスタートコンデンサの最大立ち上がり速度は、

出力電圧の最大立ち上がり速度の 30%~60% になる ように設定するのが一般的です。出力電圧の最大立 ち上がり速度は、電力制限最大値によって式 34 のよ うに定義されます。

,

0.3

OUT MAX

5 0.6

OUT MAX

OUT OUT SS SS REF OUT OUT

I K A I K

C V C V C V

 

   

   (34)

ここで、VSS,REF はソフトスタートコンデンサの電圧 の最終値です。よって、ソフトスタートコンデンサ の条件は式 35 により与えられます。

, ,

5 5

0.6 0.3

OUT OUT OUT OUT

SS

OUT MAX SS REF OUT MAX SS REF

A C V A C V

I K V C I K V

       

      (35)

(設計例)出力コンデンサとして

220 F

のコンデ ンサ

2

個を並列接続します。

, ,

5 5

0.6 0.3

OUT OUT OUT OUT

SS

OUT MAX SS REF OUT MAX SS REF

A C V A C V

I K V C I K V

       

     

406 nFC

SS

 813 nF

したがって、ソフトスタートコンデンサは

470 nF

のコンデンサとします。

[STEP-11] ラインフィルター用コンデンサの選択

一般的には、図 21 に示すように、ブリッジ整流ダイ オードの出力段に小容量のバイパスコンデンサを使 ってスイッチングリップル電流を吸収します。ライ ン周波数におけるラインフィルターインダクタのイ ンピーダンスはコンデンサのインピーダンスに比べ れば無視できる程度ですので、ラインフィルター段 のライン周波数特性は、図 21 に示すような単純なモ デルとなります。バイパスコンデンサは、スイッチ ング電流のリップルを吸収しますが、図 22 に示すよ うに、ライン電圧よりも

90

o 位相が進んだ、コンデ ンサを通る循環電流も同時に発生させます。図から わかるように、負荷電流にコンデンサを通る循環電 流が加算されると、ライン電圧とライン電流との間 に変位量が発生します。

変位角は式 36 により与えられます。

2

1 ,

2

tan (

LINE MAX LINE EQ

)

OUT

V f C

P

 

 

(36)

ここで、CEQ

は AC ラインの等価容量 (C

EQ

= C

F1

+ C

F2

+ C

HF

) です。

変位係数は式 37 で計算されます。

cos( )

DF   (37)

変位係数は力率に関連するため、ラインフィルター 段のコンデンサは慎重に選ぶ必要があります。最大 負荷時の最小変位係数 (DFMIN

)

が与えられると、許 容される実効入力容量は式 38 により求められます。

1 2

,

tan(cos ( )) 2

OUT

EQ MIN

LINE MAX LINE

C P DF

V f

 

 

  (38)

(14)

(設計例)最大負荷時の最小変位係数を

0.99

とす ると、等価入力容量は次式により求められます。

1 2

,

1 2

tan(cos ( )) 2

400 tan(cos (0.99)) 2.7 0.95 265 2 50

OUT

EQ MIN

LINE MAX LINE

C P DF

V f

F

 

 

 

 

  

  

したがって、入力側コンデンサの合計容量は

2.7 µF 以下にする必要があります。

AC

LF

C

F1

C

F2

C

HF

Boost Converter

Stage

AC

C

EQ

(C

F1

+C

F2

+C

HF

)

R

L.EQ

I

LINE

I

C

I

LOAD 図 21. ラインフィルター段の等価回路

Line voltage

Capacitor current (Ic)

Load current (ILOAD)

Line current (ILINE)

図 22. ライン電流の変位

(15)

PCB レイアウトガイドライン

高電力アプリケーションでは、2 層以上の PCB を採 用しグランドパターンを有効に使って、2 つの高周 波出力端子によるスイッチングノイズの影響を抑制 することが推奨されます。以下のガイドラインはす べてのレイアウト設計に対して推奨されるものです が、特に単層 PCB の設計には強く推奨されます。

パワーグランドとアナロググランド

パワーグランド (PGND) とアナロググランド

(AGND) は一点でのみ接地してください。

すべての制御部品は

AGND

に接続し、

PGND

と 同じパターンを共有しないようにしてください。

ゲートドライブ電流のリターンパスと VDD

コン

デンサは PGND 端子に接続してください。

ドライバー出力端子

(DRV1/2)、 MOSFET

PGND

の間のグランドループは可能な限り短く

してください。

ノイズ対策として

V

DD端子にバイパスコンデン サを付加することを推奨します。その場合、端 子の近傍に配置してください。

ゲートドライブパターン

ゲートドライブパターンは

1 A

のピーク電流に 対応できるよう十分太くしてください。

ゲートドライブパターンは干渉を抑制するため できるだけ短くしてください。

電流センス回路

電流センス回路はできるだけ短くしてください。

スイッチングノイズを抑制するため、電流センス 回路にループを設けないようにしてください。

入力電圧センス回路 (VIN

)

分圧回路のインピーダンスが高く、

FAN9611/12

はライン電圧のピークを検出するため、VIN 端 子はスイッチングノイズの影響を受けやすい可 能性があります。従って、干渉による影響を抑 制するため、この端子に接続されるパターン は、高 di/dt のパターンと交差しないようにして ください。

 V

INに対するノイズバイパスコンデンサは、

V

IN

端子近傍に配置してください。

図 23 に、FAN9611/12 が PCB 底面に搭載された単層

PCB の例を示します(SOIC パッケージ)。

-

+

ZCD1

ZCD2

5VB

MOT

AGND

SS CS1

CS2

VDD

DRV1

DRV2

PGND

VIN

OVP COMP

FB 1234567

89 16151413121110

-

+

Vo

Q2 Q1

L1 L2

D2 D1

Vdd

Vac

図 23. 単層 PCB レイアウト例

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