『Active-HDL』
会社名
会社名
会社名
会社名：アセットコア・テクノロジー株式会社
：アセットコア・テクノロジー株式会社
：アセットコア・テクノロジー株式会社
：アセットコア・テクノロジー株式会社
発表者
発表者
発表者
発表者：太田博之
：太田博之
：太田博之
：太田博之
Aldec
Aldec
Aldec
Aldec社概要
社概要
社概要
社概要
• 1984年設立 • 社員 80名 • 本社 米国 ネバダ州 • 1998年5月からＰＣベースの 安価、高速、使い易いＶＨＤＬ シミュレータ、Ａｃｔｉｖｅ－ＶＨＤＬ を出荷 • 1999年4月日本国内出荷開始IEEE 1076IEEE 1076IEEE 1076IEEE 1076IEEE 1076IEEE 1076IEEE 1076IEEE 1076---‘‘‘‘‘‘‘‘8787878787878787、、、、、、、、’’’’’’’’9393939393939393、、、、、、、、13641364136413641364136413641364---9595959595959595に完全準拠に完全準拠に完全準拠に完全準拠に完全準拠に完全準拠に完全準拠に完全準拠（対応ＯＳ：Ｗｉｎ９８、ＮＴ、Ｍｅ、２０００、Ｌｉｎｕｘ、Ｕｎｉｘ）（対応ＯＳ：Ｗｉｎ９８、ＮＴ、Ｍｅ、２０００、Ｌｉｎｕｘ、Ｕｎｉｘ） [デザインエントリー機能デザインエントリー機能デザインエントリー機能デザインエントリー機能] →回路図・ブロック図・ステート図からVerilogVerilogVerilog,,,,VHDL, EDIFVerilogVHDL, EDIFVHDL, EDIFVHDL, EDIFを自動生成自動生成自動生成自動生成
* ＨＤＬエディター * ステート図エディター
* ブロック図（回路図兼用）エディター *ソースコード・カバレッジ機能
* ＩＰコア・ジェネレーター
*CODE2GRAPHICS（ Verilog,VHDL, EDIF のネットリストを回路図に戻す機能）
[シュミレーション機能シュミレーション機能シュミレーション機能シュミレーション機能] → クラス最高水準のシュミレーション速度を有しています。 * Verilog,VHDL, EDIF混在のＲＴＬから実配線シミュレーションまでサポート （高速なダイレクト・コンパイル方式高速なダイレクト・コンパイル方式高速なダイレクト・コンパイル方式高速なダイレクト・コンパイル方式） * サイクルベース・シミュレーション機能（通常方式の約百倍の速度通常方式の約百倍の速度通常方式の約百倍の速度通常方式の約百倍の速度） * 波形データファイルからテストベンチを自動生成（期待値照合期待値照合期待値照合期待値照合も可能） * 波形ビューワー /エディター
* デバック機能｛View Data Flow 、波形データファイルのコンペア（比較）機能等｝を多数搭載
[サードパーティ・インターフェイスサードパーティ・インターフェイスサードパーティ・インターフェイスサードパーティ・インターフェイス] → 各社の論理合成・配置配線ツールとの双方向インターフェイス双方向インターフェイス双方向インターフェイス双方向インターフェイス * Design Flow Manager * Library Manager * Viewlogicインポート機能
* Active-CAD Import/Export Manager
* Verilog,VHDL, EDIF各モジュールのImport/Export機能
デザイン・ブラウザー
デザイン・ブラウザー
デザイン・ブラウザー
デザイン・ブラウザー
• 階層構造を表示階層構造を表示階層構造を表示階層構造を表示 • 各データの種類をグラフィカルに表示各データの種類をグラフィカルに表示各データの種類をグラフィカルに表示各データの種類をグラフィカルに表示 • 全てのデザインオブジェクト、ファイルを管理全てのデザインオブジェクト、ファイルを管理全てのデザインオブジェクト、ファイルを管理全てのデザインオブジェクト、ファイルを管理 • 全てのデータファイルをグラフィカルに追加、全てのデータファイルをグラフィカルに追加、全てのデータファイルをグラフィカルに追加、全てのデータファイルをグラフィカルに追加、 削除、移動 削除、移動 削除、移動 削除、移動• VerilogVerilogVerilogVerilog,,,,VHDL, EDIFVHDL, EDIFVHDL, EDIFVHDL, EDIF各モジュールのインポート各モジュールのインポート各モジュールのインポート各モジュールのインポート ファイル ファイル ファイル ファイル • 他社の７種類のフォーマットの波形データファ他社の７種類のフォーマットの波形データファ他社の７種類のフォーマットの波形データファ他社の７種類のフォーマットの波形データファ イルのインポートファイル イルのインポートファイル イルのインポートファイル イルのインポートファイル • ViewlogicViewlogicViewlogicViewlogicインポートファイルインポートファイルインポートファイルインポートファイル • ActiveActiveActiveActive----CADCADCADCADインポートファイルインポートファイルインポートファイルインポートファイル
ライブラリ・マネージャ
ライブラリ・マネージャ
ライブラリ・マネージャ
ライブラリ・マネージャ
• グラフィカルにライブラリを 利用、追加、削除 • 全てのFPGAデバイスのラ イブラリを標準装備 • Ｖｅｒｉｌｏｇ、ＶＨＤＬ、ＥＤＩＦ形 式のライブラリの登録機能 （ＡＳＩＣ開発やＩＰコア等を利 用可能） • VITALライブラリも利用デザインエントリー機能
デザインエントリー機能
デザインエントリー機能
デザインエントリー機能
Ｖｅｒｉｌｏｇ ＶｅｒｉｌｏｇＶｅｒｉｌｏｇ Ｖｅｒｉｌｏｇ VHDL/ＥＤＩＦを自動生成ＥＤＩＦを自動生成ＥＤＩＦを自動生成ＥＤＩＦを自動生成 ブロックダイヤグラム・エディタ ブロックダイヤグラム・エディタ ブロックダイヤグラム・エディタ ブロックダイヤグラム・エディタ （回路図エディタ兼用） （回路図エディタ兼用）（回路図エディタ兼用） （回路図エディタ兼用） ステートマシン・エディタ ステートマシン・エディタ ステートマシン・エディタ ステートマシン・エディタ HDLエディタエディタエディタエディタ シミュレーション シミュレーションシミュレーション シミュレーションＶｅｒｉｌｏｇ，
Ｖｅｒｉｌｏｇ，
Ｖｅｒｉｌｏｇ，
Ｖｅｒｉｌｏｇ，VHDL
VHDL
VHDL
VHDLソースエディター・ウィザード
ソースエディター・ウィザード
ソースエディター・ウィザード
ソースエディター・ウィザード
• グラフィカルにHDLブロック を作成 • シンボルを作成する事で 自動的に library部分と entity部分を生成する。VHDL
VHDL
VHDL
VHDLソースの場合
ソースの場合
ソースの場合
ソースの場合
自動的に 自動的に自動的に自動的に librarylibrarylibrarylibrary部分と部分と部分と部分と entity
entityentity
ＨＤＬエディタの機能
ＨＤＬエディタの機能
ＨＤＬエディタの機能
ＨＤＬエディタの機能
ＨＤＬエディタの機能
ＨＤＬエディタの機能
ＨＤＬエディタの機能
ＨＤＬエディタの機能
• VHDL構文をカテゴリ別に色分け表示 • シミュレータと統合化されたソースコード・デバ ッガ • Ｖｅｒｉｌｏｇ，VHDLソースコードのテンプレートを 装備 • マルチビュー・ディスプレイ• bookmarks & URLsをリンク可能 • インデント＆アウトライン機能内蔵
• VHDL, Verilog, EDIF, SDF, Perl, DOマク ロ等記述可能
ランゲージ・アシスタント
ランゲージ・アシスタント
ランゲージ・アシスタント
ランゲージ・アシスタント
• Ｖｅｒｉｌｏｇ，VHDLソース コードのテンプレートを 装備 • テンプレートをユーザー が追加可能ブロック図（回路図兼用）エディター
ブロック図（回路図兼用）エディター
ブロック図（回路図兼用）エディター
ブロック図（回路図兼用）エディター
• Ｖｅｒｉｌｏｇ，Ｖｅｒｉｌｏｇ，Ｖｅｒｉｌｏｇ，Ｖｅｒｉｌｏｇ，VHDLVHDLVHDLVHDL、、、、ＥＤＩＦコードの自動生成ＥＤＩＦコードの自動生成ＥＤＩＦコードの自動生成ＥＤＩＦコードの自動生成 • トップダウン・ボトムアップの両設計手法が可能トップダウン・ボトムアップの両設計手法が可能トップダウン・ボトムアップの両設計手法が可能トップダウン・ボトムアップの両設計手法が可能 • シミュレータと統合化されたデバッガ機能シミュレータと統合化されたデバッガ機能シミュレータと統合化されたデバッガ機能シミュレータと統合化されたデバッガ機能• 別ツールで作成されたＶｅｒｉｌｏｇ、別ツールで作成されたＶｅｒｉｌｏｇ、別ツールで作成されたＶｅｒｉｌｏｇ、VHDL別ツールで作成されたＶｅｒｉｌｏｇ、VHDLVHDLVHDL、、EDIF、、EDIFEDIFモジュールをインポートした場合、EDIFモジュールをインポートした場合、モジュールをインポートした場合、モジュールをインポートした場合、 入出力端子付きシンボル（箱）を自動生成して、ブロック図上に配置可能
入出力端子付きシンボル（箱）を自動生成して、ブロック図上に配置可能 入出力端子付きシンボル（箱）を自動生成して、ブロック図上に配置可能 入出力端子付きシンボル（箱）を自動生成して、ブロック図上に配置可能
ステートマシン・エディタ
ステートマシン・エディタ
ステートマシン・エディタ
ステートマシン・エディタ
•
Mealy/MooreMealy/MooreMealy/MooreMealy/Mooreマシンのサポマシンのサポマシンのサポマシンのサポ ート ート ート ート•
Ｖｅｒｉｌｏｇ，Ｖｅｒｉｌｏｇ，Ｖｅｒｉｌｏｇ，Ｖｅｒｉｌｏｇ，VHDLVHDLVHDLコードの自VHDLコードの自コードの自コードの自 動生成 動生成 動生成 動生成•
自動的にステートの初期値自動的にステートの初期値自動的にステートの初期値自動的にステートの初期値 を設定 を設定 を設定 を設定•
シミュレータと統合化されたシミュレータと統合化されたシミュレータと統合化されたシミュレータと統合化された デバッガ機能 デバッガ機能 デバッガ機能 デバッガ機能ソースコード・カバレッジ機能
ソースコード・カバレッジ機能
ソースコード・カバレッジ機能
ソースコード・カバレッジ機能
（利用例）デザイン・ソースコード内のステートマ
シンの記述を、効果的に検証
ＩＰコア・ジェネレーター
ＩＰコア・ジェネレーター
ＩＰコア・ジェネレーター
CODE2GRAPHICS
CODE2GRAPHICS
CODE2GRAPHICS
CODE2GRAPHICS機能
機能
機能
機能
シュミレーション機能
* Verilog,VHDL, EDIF混在のＲＴＬから実配線シミュレーションまでサポート （高速なダイレクト・コンパイル方式高速なダイレクト・コンパイル方式高速なダイレクト・コンパイル方式高速なダイレクト・コンパイル方式） * サイクルベース・シミュレーション機能（通常方式の約百倍の速度通常方式の約百倍の速度通常方式の約百倍の速度通常方式の約百倍の速度） * 波形データファイルからテストベンチを自動生成（期待値照合期待値照合期待値照合期待値照合も可能） * 波形ビューワー /エディター* デバック機能｛View Data Flow 、波形データファイルのコンペア（比較）機能等｝を多数搭載 *ブロック図（回路図）、ステート図上でもシュミレーション結果を表示可能
Waveform Viewer
Waveform Viewer
Waveform Viewer
Waveform Viewer
• シミュレーション結果をグラフィカルに波形表示 • 信号入力をグラフィカルにエディット • 期待値照合機能、違いを点滅表示 • 多様な波形表示、色付けが可能波形入力
波形入力
波形入力
波形入力
• 以下の多彩な波形入 力をサポート – Clocks – Formulas – Hotkeys – Counters – Constant value – Custom – Predefined波形データファイルのコンペア（比較）機能 波形データファイルのコンペア（比較）機能 波形データファイルのコンペア（比較）機能 波形データファイルのコンペア（比較）機能 Waveformエディターには他の波形を読み込み比較する機能があります – 他のシミュレータの波形と比較 – 期待値照合 – タイミングシミュレーションと機能シミュレーション結果の比較など – シミュレーション結果の波形と比較する波形の両方を表示し、違いを強調色 の点線で表示します。
View
View
View
View Data Flow
Data Flow
Data Flow
Data Flow機能
機能
機能
機能
• シュミレーション時に、モジュール間をまたがって、ノード単位 で信号の状態を確認
テストベンチ自動生成機能
テストベンチ自動生成機能
テストベンチ自動生成機能
テストベンチ自動生成機能
•
シュミレーション結果からシュミレーション結果からシュミレーション結果からシュミレーション結果から テストベンチを自動生成 テストベンチを自動生成 テストベンチを自動生成 テストベンチを自動生成•
ウィザードによるテストベウィザードによるテストベウィザードによるテストベウィザードによるテストベ ンチの自動生成 ンチの自動生成 ンチの自動生成 ンチの自動生成•
waveform editorwaveform editorwaveform editorwaveform editorからテスからテスからテスからテス トベンチ生成トベンチ生成 トベンチ生成 トベンチ生成
•
SingleSingleSingle Single Process,Process, Process,Process, IEEE IEEE IEEE IEEE WAVES WAVES WAVES WAVESフォーマット（期待フォーマット（期待フォーマット（期待フォーマット（期待 値照合）をサポート 値照合）をサポート 値照合）をサポート 値照合）をサポート•
スクリプト・ファイル（スクリプト・ファイル（スクリプト・ファイル（スクリプト・ファイル（*.*.*.*.DODODODO ）を同時に生成し、再シミ ）を同時に生成し、再シミ ）を同時に生成し、再シミ ）を同時に生成し、再シミ ュレーションを簡略化 ュレーションを簡略化 ュレーションを簡略化 ュレーションを簡略化• ＣＢＳ（
サイクルベース・シミ
サイクルベース・シミ
サイクルベース・シミ
サイクルベース・シミ
ュレータ）
ュレータ）
ュレータ）
ュレータ）
ゲート及び実配線シュミ
レーションを平均100倍
の高速化。
• Design Flow Manager 各社の論理合成・配置配線ツールの 双方向インターフェイス 双方向インターフェイス 双方向インターフェイス 双方向インターフェイス
