ArmFrogs-ALICE Hardware Manual 製品名称 : 製品型番 : ArmFrogs-ALICE BS 全 33 枚 ( 本シート含む ) ( 添付資料 : 有無 )

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ArmFrogs-ALICE Hardware Manual

製品名称： ArmFrogs-ALICE

製品型番： BS080007-000000-00

全 33 枚 (本シート含む) ( 添付資料：有無 )

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MN080014-00 i

1. 適用 ... 1

1.1. 製品バリエーション ... 1

2. 用語 ... 1

3. 特徴 ... 2

4. H/W ブロック図 ... 3

5. 仕様 ... 4

6. 外形寸法 ... 5

7. 機能一覧 ... 6

8. 電源 ... 8

8.1. 電源仕様 ... 8 8.2. 電源コネクタ (CN4) ... 8 8.3. 電源スイッチ・LED (SW3, LED10) ... 8 8.4. FG ... 8

9. リセット ... 9

9.1. Power-on Reset ... 9 9.2. プッシュボタンリセット (SW2) ... 9 9.3. 外部入力リセット... 9

10. SoC ... 10

10.1. デバイス ... 10 10.1.1. 標準版 ... 10 10.1.2. 大規模版 ... 10 10.2. HPS Boot ... 11 10.3. FPGA コンフィギュレーション ... 11

11. HPS ... 12

11.1. DDR3 memory ... 12 11.2. Ethernet (CN1) ... 12 11.3. SDIO (CN3) ... 12 11.4. UART－USB (CN2) ... 12 11.5. I2C ... 13 11.6. LED (LED1～LED4) ... 13 11.7. GPIO (JP2) ... 14

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12. FPGA ... 15

12.1. クロック ... 15 12.2. JTAG (JP1)... 15 12.3. LED (LED5～LED8) ... 16 12.4. GPIO (JP3) ... 16 12.5. 汎用スイッチ (SW1) ... 17 12.6. シングルエンド信号拡張コネクタ (JP5) ... 17 12.7. 差動信号拡張コネクタ (JP4) ... 18

13. サイドチャネル攻撃研究用 ... 19

13.1. 半田付け用パッド (TP8, TP9) ... 19 13.2. プロービング用テストポイント ... 19 13.3. SMA コネクタ ... 19 13.4. FPGA コア電源用バイパスコンデンサ ... 20

14. SoC IO ... 21

14.1. VCCIO ... 21 14.2. ピンリスト ... 21

15. 変更履歴 ... 30

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1. 適用

本書は、GopherTec 社製 FPGA ボード「ArmFrogs-ALICE」のハードウェアマニュアルです。ArmFrogs-ALICE には搭載する部品が異なるバリエーションがあります。

1.1. 製品バリエーション

表 1-1 に製品バリエーションを示します。製品バリエーションは製品番号で区別しています。以降、バリエーションにより搭載される機能等が異なる場合、表 1-1 の略称を使用します。表 1-1：製品バリエーション略称製品番号用途搭載 FPGA STD-A4 BS080007-000000-00 標準品 5CSEBA4U19C8SLN STD-A6 BS080007-000001-00 標準品 5CSEBA6U19C8N

SCA-A4 BS080007-000010-00 SCA 研究用 5CSEBA4U19C8SLN

SCA-A6 BS080007-000011-00 SCA 研究用 5CSEBA6U19C8N

SCA(サイドチャネル攻撃)研究用のバリエーションでは、観測対象となる FPGA コア電源のバイパスコンデンサを未実装とし、電源観測用のコネクタを搭載しています。

2. 用語

本書で使用される用語について、表 2-1 にて説明します。表 2-1：用語集用語説明

SCA Side Channel Attack (サイドチャネル攻撃)

SoC Cyclone V SoC

HPS Hard Processor System (Cyclone V SoC 内の ARM ベースプロセッサ部) FPGA Field Programming Gate Array (Cyclone V SoC 内の FPGA 部)

0x 16 進数表現

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3. 特徴

ArmFrogs-ALICE は以下の特徴を有しています。 ➢ CPU 搭載 FPGA の採用

SoC(CPU 搭載 FPGA)である Intel 社製 Cyclone V SoC を採用しており、ソフトウェアと FPGA それぞれの特徴を生かした機能を ArmFrogs-ALICE で実現出来ます。 ➢ シンプルな機能周辺機能を必要最低限としたシンプルで使いやすい FPGA ボードであり、FPGA 入門用や教育用として最適です。 ➢ 豊富な拡張用 IO 差動信号も含めた豊富な拡張用 IO を搭載しています。 ➢ 拡張ボード対応拡張ボードによって、産業向け機器としての様々な機能を実現可能です。ゴフェルテックは拡張基板の設計・製作に対応します。 ➢ FPGA 設計付属しているサンプルプロジェクト以外にも産業機器向けから教育用まで各種 FPGA 設計に対応します(有償)。 ➢ 暗号への攻撃(サイドチャネル攻撃)研究用に最適電源に発生するノイズを観測することで暗号鍵を推測するサイドチャネル攻撃の研究用として最適なバリエーションを用意しています。SCA 研究用バリエーションでは、半田付け用 PAD、プロービングポイント、SMA コネクタと 3 種類の FPGA 電源観測ポイントがあり、FPGA コア電源のバイパスコンデンサを除去しています。

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4. H/W ブロック図

図 4-1：H/W ブロック図 USB HPS 32bit JTAG JTAG FPGA Ethernet PHY RGMII UART Ethernet RJ-45 USB2.0 (Device) MicroSD SD/SDIO LED Pin Header Pin Header GPIO (4 bit) DC Jack (DC5V) RESET Power Regulator I2C UART/USB DDR3 (1 GByte) EEPROM (128 kbit) GPIO (4 bit) LED 4 bit Switch 4 bit GPIO (4 bit) Clock (25 MHz) RESET BUTTON Clock (25 MHz) GPIO (20 bit) DIFF-GPIO (12 pair) Power Switch Internal Powers External Connector Power (I/O) External Connector Power (I/O) Reset

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5. 仕様

表 5-1 に仕様一覧を示します。

表 5-1：仕様一覧

項目内容詳細

SoC メーカ Intel Corporation

シリーズ Cyclone V SoC SE シリーズ

型式 STD-A4, SCA-A4 ： 5CSEBA4U19C8SLN

STD-A6, SCA-A6 ： 5CSEBA6U19C8N CPU コア STD-A4, SCA-A4 ： Cortex-A9, Single core

STD-A6, SCA-A6 ： Cortex-A9, Dual core

メモリ DDR3 (HPS) 1 GByte, 32 bit

EEPROM (HPS) 1, I2C, 128 kbit

I/O Ethernet 1, RJ-45, 10/100/1000Base-T

USB2.0 (UART) 1, Micro-AB, UART-USB (Device) Micro SD 1, FPGA Configuration / HPS Boot, 3.3V JTAG (FPGA) 1, 10 pin, 2.54 mm Pin-Header

Reset SW 1, Push-SW

On Board DIP-SW (FPGA) 1, 汎用, 4 bits

Function LED (HPS) 4, 汎用, Green

LED (FPGA) 4, 汎用, Green

GPIO (HPS) 4, 汎用, 2.54 mm Pin-Header GPIO (FPGA) 4, 汎用, 2.54 mm Pin-Header

SE GPIO (FPGA) 20, 汎用, Single-End, スルーホール(2.54 mm Pin-Header 搭載可)

DIF GPIO (FPGA) 12, 汎用, Differential, Tx=6, Rx=6, スルーホール(2.54 mm Pin-Header 搭載可)

表示 Power LED 1, Green, 内部(スイッチの内側)5V により点灯

電源入力電源 DC5V (DC ジャックから受電), 適合プラグ: 5.5mm×2.1mm, Center-Plus 消費電流 FPGA 機能により変動機械仕様外形 110 mm × 80 mm (突起物を除く) 重量 T.B.D. 環境仕様使用温度範囲 0～40℃ 使用湿度範囲 95%RH 以下 (結露無きこと) 保存温度範囲 -10～65℃ 保存湿度範囲 95%RH 以下 (結露無きこと) RoHS 対応

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6. 外形寸法

外形寸法図を図 6-1 に示します。図 6-1：外形寸法図 110 5 5 80 5 5 5 35 4 5 4-Φ3.2 5 24 4 5 単位：mm 75 45 4

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7. 機能一覧

各機能の詳細は表 7-1 の参照先に記載しています。 8 9 10 11 12 5 6 17 7 16 15 3 13 1 2 4 14 18 19 20 21

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MN080014-00 7 表 7-1：機能一覧 No. 搭載面回路記号名称機能参照先頁 1 部品面 CN4 電源コネクタ DC5V の電源ジャック 8.2 8 2 部品面 SW3 電源スイッチ DC5V のスイッチ 8.3 8

3 部品面 LED10 電源 LED 電源投入状態を示す LED (スイッチ内側の 5V で点灯) 8.3 8

4 部品面 SW2 リセットスイッチ HPS へリセットを入力するスイッチ 9.1 9

5 部品面 CN3 microSD コネクタ microSD カード用コネクタ 11.3 12

6 部品面 CN1 Ethernet コネクタ Ethernet 用 RJ-45 コネクタ 11.2 12

7 部品面 CN2 USB コネクタ UART-USB 用 USB(Micro-AB)コネクタ 11.4 12

8 部品面 JP1 JTAG コネクタ FPGA 接続 JTAG コネクタ 12.2 15

9 部品面 LED1..4 HPS 汎用 LED HPS 接続の汎用 LED 11.6 13

10 部品面 JP2 HPS 汎用 IO HPS 接続の汎用 IO 11.7 14

11 部品面 LED5..8 FPGA 汎用 LED FPGA 接続の汎用 LED 12.3 16

12 部品面 JP3 FPGA 汎用 IO FPGA 接続の汎用 IO 12.4 16

13 部品面 SW1 FPGA 汎用スイッチ FPGA 接続の汎用スイッチ 12.5 17

14 部品面 JP4 外部 IO (差動) FPGA 接続の IO (差動信号) 12.7 18

15 部品面 JP5 外部 IO (シングルエンド) FPGA 接続の IO (シングルエンド信号) 12.6 17

16 部品面 CN5 FPGA-VCC 観測ポイント FPGA の VCC 電源観測ポイント (SMA コネクタ) 13.3 19

17 部品面 TP6, TP7 FPGA-VCC 観測ポイント FPGA の VCC 電源観測ポイント (プロービング用) 13.2 19

18 半田面 TP8, TP9 FPGA-VCC 観測ポイント FPGA の VCC 電源観測ポイント (半田付け用 PAD) 13.1 19

19 半田面－ FPGA コア電源 FPGA コア電源用バイパスコンデンサ 13.4 20

20 半田面－ MAC アドレスラベル－－

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8. 電源

8.1. 電源仕様

電源の仕様を表 8-1 に示します。表 8-1：電源仕様項目内容備考電圧 DC5V±5% 電流 FPGA 機能により変動

8.2. 電源コネクタ (CN4)

電源コネクタの仕様を表 8-2 に示します。表 8-2：電源コネクタ項目内容備考回路記号 CN4 メーカ CUI 型式 PJ-037AH 5 A(max) 適合プラグ 5.5mm×2.1mm, Center-Plus

8.3. 電源スイッチ・LED (SW3, LED10)

電源スイッチ・LED を図 8-1 に示します。DC ジャックから電源が供給されている状態で SW3 を ON にする、或いは外部 IO コネクタから電源が供給されると基板内の電源が ON します。LED10 はスイッチの内側(基板側)の DC5V で点灯します(外部電源が供給されていても、電源スイッチ OFF 時点灯しません)。図 8-1：電源スイッチ・LED

8.4. FG

本基板の FG(Frame Ground)と SG(Signal Ground)は接続されています。R147、R148、R149 及び R150 の全てを取り外すことにより FG と SG を分離することが可能です。

Power LED

ON OFF

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9. リセット

リセットには、電源投入時の Power-on Reset の他にプッシュボタンリセットと外部入力リセットがあります。

9.1. Power-on Reset

Power-on Reset は内部生成電源が正常に起動した後に解除され、SoC の「HPS_nPOR」端子へ接続されています。

9.2. プッシュボタンリセット (SW2)

プッシュボタンリセットを図 9-1 に示します。SW2 を押下することでリセットが可能です。プッシュボタンリセットと外部リセット入力は共に SoC の「HPS_nRST」端子へ接続されています。図 9-1：プッシュボタンリセット

9.3. 外部入力リセット

外部リセットは外部 IO コネクタ(JP4)から入力することが可能です。JP4 の外部リセット入力信号を Low にすることで、基板のリセットが有効になります。尚、外部リセット入力には基板上に 10kohm のプルアップ抵抗(DC5V 接続)を接続しています。プッシュボタンリセット

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10. SoC

10.1. デバイス

基板バリエーションによって搭載している SoC が異なります。尚、バリエーションとして用意している以外の SoC をご希望の場合はゴフェルテックまでお問い合わせ下さい。

10.1.1. 標準版

標準版バリエーションに搭載している SoC の主な仕様を表 10-1 に示します。詳細に関してはメーカのデータシート等を参照して下さい。表 10-1：標準版 SoC 仕様項目内容備考製品番号 STD-A4 (BS080007-000000-00) _{SCA-A4 (BS080007-000010-00)} メーカ Intel Corporation シリーズ Cyclone V SoC SE シリーズ型式 5CSEBA4U19C8SLN

CPU コア Cortex-A9, Single core

Logic Elements 40K

ALMs 15,094

Registers 60,376

M10K memory blocks 270

M10K memory 2,700 kbit

MLAB memory 231 kbit

Variable-precision DSP blocks 84 18 x 18 multipliers 168

10.1.2. 大規模版

大規模版バリエーションに搭載している SoC の主な仕様を表 10-2 に示します。詳細に関してはメーカのデータシート等を参照して下さい。表 10-2：大規模版 SoC 仕様項目内容備考製品番号 STD-A6 (BS080007-000001-00) SCA-A6 (BS080007-000011-00) メーカ Intel Corporation シリーズ Cyclone V SoC SE シリーズ型式 5CSEBA6U19C8N

CPU コア Cortex-A9, Dual core

Logic Elements 110K

ALMs 41,509

Registers 166,036

M10K memory blocks 557

M10K memory 5,570 kbit

MLAB memory 621 kbit

Variable-precision DSP blocks 112 18 x 18 multipliers 224

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10.2. HPS Boot

HPS の Boot は microSD カードからのみに対応してます。

10.3. FPGA コンフィギュレーション

FPGA コンフィギュレーションは HPS によるコンフィギュレーションのみに対応しており、FPGA 用コンフィギュレーションファイル(*.rbf)は microSD カード内に保存して使用します。コンフィギュレーション方法を設定する MSEL は「MSEL[4:0]＝00110(0=Low)」に固定されているため、表 10-3 の設定でコンフィギュレーションデータを生成して下さい。表 10-3：コンフィギュレーションデータ生成設定項目設定備考 MSEL [4:0] 00110 0=Low、1=High Configuration Scheme FPP x16

Compression Feature Enabled

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11. HPS

SoC の HPS 関連機能を以下に示します。

11.1. DDR3 memory

HPS に接続される DDR3 メモリの仕様を表 11-1 に示します。詳細は部品のデータシートを参照して下さい。表 11-1：DDR3 メモリ項目内容備考

メーカ Micron Technology, Inc.

型式 MT41K256M16TW-107:P 4 Gbit (32M x 16 x 8 banks)

搭載数 2

データ幅 32 bits

11.2. Ethernet (CN1)

HPS に接続される 10/100/1000Base-T Ethernet ポートです。HPS の EMAC0 を使用し、Ethernet PHY(表 11-2)とは RGMII で接続しています。また、Ethernet-PHY のリセットには、Power-on Reset の他に HPS の GPIO23 を接続しています。

表 11-2：Ethernet PHY

項目内容備考

メーカ Microchip Technology Inc.

型式 KSZ9031RNXCC RJ-45 コネクタ(CN1)には、二つの LED があります。各 LED の動作は図 11-1 の通りです。図 11-1：Ethernet コネクタ－LED

11.3. SDIO (CN3)

HPS の SD/MMC コントローラが microSD カードスロットに接続されています。SD カードは 3.3V 品のみに対応しています。

11.4. UART－USB (CN2)

HPS の UART0 を USB に変換して CN2 へ接続しています。UART-USB 変換 IC を表 11-3 に示します。PC に接続して使用するためには、デバイスドライバが必要です。表 11-3 に記載しているデバイス用のドライバをメーカからダウンロードしてご使用下さい。

表 11-3：UART-HPS 変換

項目内容備考

メーカ Silicon Laboratories Inc.

LINK

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11.5. I2C

HPS の I2C0 には EEPROM を接続しています。接続されているデバイスを表 11-4 に示します。表 11-4：I2C-EEPROM 項目内容備考

メーカ Microchip Technology Inc.

型式 24AA128 128 kbit

Address 1010000 (Binary) A0=Low, A1=Low, A2=Low

11.6. LED (LED1～LED4)

HPS の GPIO に接続した LED が 4 点あります。

図 11-2：HPS－LED

各 LED は HPS 出力が High の時に点灯します。GPIO と LED の接続を表 11-5 に示します。表 11-5：HPS-LED

回路記号 HPS-GPIO 備考

LED1 GPIO20 High 出力時に点灯

LED2 LED3

LED4 LED1

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11.7. GPIO (JP2)

HPS の GPIO に接続した GPIO が 4 点あり、全て JP2 へ接続しています。図 11-3：HPS－GPIO JP2 と GPIO の接続を表 11-6 に示します。表 11-6：HPS-GPIO 回路記号 HPS-GPIO 備考 JP2-1 GPIO57 信号レベル=2.5V JP2-2 GPIO58 信号レベル=2.5V JP2-3 GPIO63 信号レベル=2.5V JP2-4 GPIO64 信号レベル=2.5V JP2-5 GND JP2-6 GND JP2-6 JP2-1

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12. FPGA

SoC の FPGA 関連機能を以下に示します。

12.1. クロック

FPGA には表 12-1 の汎用クロックを接続しています。表 12-1：FPGA－汎用クロック項目内容備考周波数 25 MHz 信号レベル 2.5V シングルエンド接続ピン U10

12.2. JTAG (JP1)

JP1 は SoC の FPGA-JTAG 信号を接続しています。JP1 のピンアサインを表 12-2 に示します。表 12-2：JP1 ピンアサインピン番号信号備考 A1 TCK

A2 TDO FPGA の TDO ピン

A3 TMS

A4 － Open

A5 TDI FPGA の TDI ピン

B1 GND B2 2.5V B3 － Open B4 － Open B5 GND USB-Blaster を使用する場合、コネクタの向きに注意して図 12-1 のように接続して下さい。図 12-1：USB-Blaster の接続

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12.3. LED (LED5～LED8)

FPGA に接続した LED が 4 点あります。FPGA 出力が High の時に点灯します。

図 12-2：FPGA－LED FPGA と LED の接続を表 12-3 に示します。表 12-3：FPGA-LED 回路記号 FPGA ピン備考 LED5 V6 High 出力時に点灯 LED6 W7 High 出力時に点灯

LED7 Y21 High 出力時に点灯

LED8 V7 High 出力時に点灯

12.4. GPIO (JP3)

FPGA の GPIO が 4 点あり、JP3 へ接続しています。図 12-3：FPGA－GPIO JP3 の接続を表 12-4 に示します。表 12-4：FPGA-GPIO 回路記号 FPGA ピン備考 JP3-1 V16 信号レベル=2.5V JP3-2 U17 信号レベル=2.5V JP3-3 U18 信号レベル=2.5V LED6 LED7 LED5 LED8 JP3-6 JP3-1

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12.5. 汎用スイッチ (SW1)

FPGA に接続される 4 ビットの汎用スイッチ(SW1)があります。スイッチが ON の場合、FPGA 入力が Low になります。

図 12-4：FPGA－SW SW1 の接続を表 12-5 に示します。表 12-5：FPGA-SW 回路記号 FPGA ピン備考 SW1-1 V9 信号レベル=2.5V, ON=Low SW1-2 W8 信号レベル=2.5V, ON=Low SW1-3 V17 信号レベル=2.5V, ON=Low SW1-4 W18 信号レベル=2.5V, ON=Low

12.6. シングルエンド信号拡張コネクタ (JP5)

FPGA のシングルエンド信号を接続した拡張コネクタです。コネクタは未実装であり、ピンピッチは 2.54mm です。図 12-5：シングルエンド信号拡張コネクタシングルエンド信号拡張コネクタの接続を表 12-6 に示します。FPGA とコネクタは直接接続され、信号レベルは 2.5V です。コネクタには信号用電源として 2.5V 出力があります。表 12-6：シングルエンド信号拡張コネクタコネクタ接続 FPGA ピンコネクタ JP5-A1 2.5V 2.5V JP5-B1 JP5-A2 GND GND JP5-B2 JP5-A3 A6 A5 JP5-B3 JP5-A4 C6 C5 JP5-B4 JP5-A5 F5 E5 JP5-B5 JP5-A6 V5 U6 JP5-B6 JP5-A7 Y5 W6 JP5-B7

JP5-A8 AB5 AA5 JP5-B8

JP5-A9 AA7 AA6 JP5-B9

JP5-A10 AA8 AB7 JP5-B10

JP5-A11 Y8 AB8 JP5-B11

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12.7. 差動信号拡張コネクタ (JP4)

差動信号用として FPGA 信号を接続した拡張コネクタです。差動 100 ohm のインピーダンスで配線していますが、シングルエンド信号としても使用可能です。コネクタは未実装であり、ピンピッチは 2.54mm です。図 12-6：差動信号拡張コネクタ差動信号拡張コネクタの接続を表 12-7 に示します。FPGA と接続される信号の信号レベルは 2.5V であり、信号用電源として 2.5V 出力があります。また、外部電源入力用のピンは DC ジャックから入力される 5V の電源スイッチ後(基板内側)に接続されています。DC ジャックからの電源と本コネクタの外部電源入力は同時に使用しないようにして下さい。表 12-7：差動信号拡張コネクタコネクタ FPGA ピン/機能接続接続 FPGA ピン/機能コネクタ JP4-A1 外部電源入力用 5V 5V 外部電源入力用 JP4-B1 JP4-A2 － GND GND － JP4-B2 JP4-A3 信号用出力電源 2.5V 2.5V 信号用出力電源 JP4-B3 JP4-A4 － GND Reset 外部リセット入力 JP4-B4 JP4-A5 － GND GND － JP4-B5

JP4-A6 DIFFIO_TX_B25P Y11 AA11 DIFFIO_TX_B25N JP4-B6

JP4-A7 DIFFIO_TX_B28P AA13 AB14 DIFFIO_TX_B28N JP4-B7

JP4-A8 － GND GND － JP4-B8

JP4-A12 DIFFIO_TX_B32P AB19 AB20 DIFFIO_TX_B32N JP4-B12

JP4-A13 DIFFIO_TX_R7P V20 W21 DIFFIO_TX_R7N JP4-B13

JP4-A15 DIFFIO_RX_B27P V11 W11 DIFFIO_RX_B27N JP4-B15

JP4-A16 DIFFIO_RX_B39P W12 Y13 DIFFIO_RX_B39N JP4-B16

JP4-A18 DIFFIO_RX_B26P AB12 AB13 DIFFIO_RX_B26N JP4-B18

JP4-A19 DIFFIO_RX_B31P W14 Y14 DIFFIO_RX_B31N JP4-B19

JP4-A21 DIFFIO_RX_B30P AA15 AB15 DIFFIO_RX_B30N JP4-B21

JP4-A22 DIFFIO_RX_B54P Y15 Y16 DIFFIO_RX_B54N JP4-B22

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13. サイドチャネル攻撃研究用

本章の記載内容は SCA 研究用バリエーション(SCA-A4、SCA-A6)に関するものです。

13.1. 半田付け用パッド (TP8, TP9)

FPGA コア電源を観測する際に測定用プローブなどを半田付けするポイントとして図 13-1 のパッドを半田面に用意しています。図 13-1：VCC 観測用パッド

13.2. プロービング用テストポイント

測定用プローブ等で FPGA コア電源を測定する際のポイントとして、図 13-2 のテストポイントを部品面に用意しています。テストピンは SCA-A4 と SCA-A6 のみ搭載しており、標準バリエーションでは非搭載です。図 13-2：VCC 観測用プロービングポイント

13.3. SMA コネクタ

同軸ケーブルで FPGA コア電源を測定出来るように、図 13-3 の SMA コネクタを部品面に用意しています。SMA コネクタは SCA-A4 と SCA-A6 のみ搭載しており、標準バリエーションでは非搭載です。図 13-3：SMA コネクタ TP9(GND) TP8(VCC) TP7(GND) TP6(VCC)

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13.4. FPGA コア電源用バイパスコンデンサ

SCA 研究用バリエーションでは、測定対象となる FPGA コア電源のバイパスコンデンサを未実装にしています(標準バリエーションでは搭載)。

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14. SoC IO

14.1. VCCIO

SoC の各バンクで使用している VCCIO を表 14-1 に示します。表 14-1：VCCIO Bank VCCIO 3A 2.5V 3B 2.5V 4A 2.5V 5A 2.5V 6B 1.5V 6A 1.5V 7A 2.5V 7B 2.5V 7C 3.3V 7D 2.5V 8A 2.5V 9A no VCCIO required

14.2. ピンリスト

SoC の IO ピンリストを表 14-2 に示します。尚、接続はユーザピンのみを示し、専用ピンの接続は記載していません。表 14-2：SoC IO ピンリスト

Pin Name IO Standard 接続

A1 MSEL2 － A2 nCE － A3 CONF_DONE － A4 GND － A5 DIFFIO_TX_T4n 2.5 V JP5-B3 A6 DIFFIO_TX_T4p 2.5 V JP5-A3 A7 RGMII0_MDIO 2.5 V HPS_Etheret_MDIO A8 RGMII0_TXD2 2.5 V HPS_Etheret_TXD2 A9 VCCIO7D_HPS Power

A10 SDMMC_D1 3.3-V LVCMOS HPS_SDIO_D1

A11 BOOTSEL1 －

A12 HPS_GPIO27 － NC

A13 HPS_GPIO23 2.5 V HPS_Etheret_RESET_N

A14 GND －

A15 HPS_GPIO63 2.5 V JP2-3

A17 CLKSEL0 －

A19 VCCIO7A_HPS Power

AA1 nCSO, DATA4 －

AA2 AS_DATA1, DATA1 －

AA3 VCC_AUX Power

AA4 GND －

AA5 DIFFIO_TX_B2p 2.5V JP5-B8

AA6 DIFFIO_TX_B4p 2.5V JP5-B9

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AA8 DIFFIO_RX_B23p 2.5V JP5-A10

AA9 VCCIO3B Power

AA10 VREFB3BN0 Power

AA11 DIFFIO_TX_B25n 2.5 V JP4-B6

AA12 VCCPD3B4A Power

AA13 DIFFIO_TX_B28p 2.5 V JP4-A7

AA14 GND －

AA15 DIFFIO_RX_B30p 2.5 V JP4-A21

AA17 VCC_AUX Power

AA19 VCCIO4A Power

AA20 VREFB4AN0 Power

AA21 DIFFIO_TX_R3p － NC

AA22 DIFFIO_TX_R5n － GND

AB1 GND －

AB2 AS_DATA3, DATA3 －

AB3 AS_DATA0, ASDO, DATA0 －

AB4 VREFB3AN0 Power

AB5 DIFFIO_TX_B2n 2.5 V JP5-A8

AB6 VCCIO3A Power

AB7 DIFFIO_TX_B4n 2.5 V JP5-B10

AB8 DIFFIO_RX_B23n 2.5 V JP5-B11

AB9 DIFFIO_TX_B21p 2.5 V JP5-B12

AB10 DIFFIO_TX_B21n 2.5 V JP5-A12

AB11 GND －

AB12 DIFFIO_RX_B26p 2.5 V JP4-A18

AB16 VCCIO4A Power

AB19 DIFFIO_TX_B32p 2.5 V JP4-A12

AB20 DIFFIO_TX_B32n 2.5 V JP4-B12 AB21 GND － AB22 DIFFIO_TX_R5p － GND B1 GND － B2 nCONFIG － B3 nSTATUS － B4 MSEL0 － B5 VREFB8AN0 Power B6 GND － B7 RGMII0_RXD1 2.5 V HPS_Etheret_RXD1 B8 RGMII0_RXD2 2.5 V HPS_Etheret_RXD2 B9 SDMMC_D3 3.3-V LVCMOS HPS_SDIO_D3 B10 SDMMC_D0 3.3-V LVCMOS HPS_SDIO_D0 B11 GND － B12 BOOTSEL2 － B13 HPS_GPIO19 － NC B14 HPS_GPIO65 － NC B15 HPS_GPIO48 － NC B16 VCCIO7A_HPS Power B17 VREFB7A7B7C7DN0_HPS Power B18 HPS_TDO － B19 I2C0_SDA 2.5 V HPS_I2C_SDA

(26)

MN080014-00 23

C2 MSEL4 － C3 GND － C4 MSEL3 － C5 DIFFIO_RX_T9n 2.5 V JP5-B4 C6 DIFFIO_RX_T9p 2.5 V JP5-A4 C7 RGMII0_MDC 2.5 V HPS_Etheret_MDC C8 GND － C9 VCCPD7D_HPS Power C10 HPS_GPIO44 － NC C11 HPS_GPIO34 － NC C12 HPS_GPIO21 2.5 V LED2 C13 VCCIO7B_HPS Power C14 HPS_GPIO54 － NC C15 UART0_TX 2.5 V HPS_UART_TX C16 HPS_CLK1 － 25MHz Clock input C17 DNU － C18 GND － C19 HPS_GPIO53 － NC C20 HPS_GPIO51 2.5 V LED3 C21 HPS_DDR SSTL-15 Class I HPS_DDR_A14 C22 HPS_DDR SSTL-15 Class I HPS_DDR_A8 D1 GND － D2 VCCBAT Power D3 VCC_AUX Power D4 VCCPGM Power D5 VCCIO8A Power D6 VCCPD8A Power D7 RGMII0_TX_CTL 2.5 V HPS_Etheret_TX_CTL D8 RGMII0_TXD3 2.5 V HPS_Etheret_TXD3 D9 VCC_AUX Power D10 VCCIO7C_HPS Power D11 HPS_GPIO29 － NC D12 HPS_GPIO30 － NC D13 HPS_GPIO17 － NC D14 BOOTSEL0 － D15 GND － D16 VCCRSTCLK_HPS Power D17 HPS_TMS － D18 HPS_nRST － D19 UART0_RX 2.5 V HPS_UART_RX D20 VCCIO6A_HPS Power D21 HPS_RZQ_0 SSTL-15 Class I HPS_DDR_RZQ D22 HPS_DDR SSTL-15 Class I HPS_DDR_WE_N E1 GND － E2 GND － E3 GND － E4 MSEL1 － E5 DIFFIO_RX_T1n 2.5 V JP5-B5 E6 RGMII0_RXD3 2.5 V HPS_Etheret_RXD3 E7 VCCIO7D_HPS Power E8 HPS_GPIO37 － NC

E9 SDMMC_CCLK_OUT 3.3-V LVCMOS HPS_SDIO_CLK

E10 VCCPD7C_HPS Power

E11 HPS_GPIO26 － NC

E12 GND －

E13 CLKSEL1 －

E14 HPS_CLK2 － 25MHz Clock input

E15 HPS_nPOR － Power on Reet

E16 VCC_AUX_SHARED Power

(27)

E18 HPS_DDR － NC

E19 HPS_DDR SSTL-15 Class I HPS_DDR_A11

E22 GND － F1 VCCA_FPLL Power F2 GND － F3 GND － F4 GND － F5 DIFFIO_RX_T1p 2.5 V JP5-A5 F6 RGMII0_RXD0 2.5 V HPS_Etheret_RXD0 F7 RGMII0_TXD0 2.5 V HPS_Etheret_TXD0 F8 SDMMC_D2 3.3-V LVCMOS HPS_Etheret_D2 F9 GND － F10 HPS_GPIO31 － NC F11 HPS_GPIO32 － NC F12 VCCPD7B_HPS Power F13 HPS_GPIO52 2.5 V LED4 F14 GND － F15 GND － F16 HPS_TDI － F17 GND － F18 VCCPLL_HPS Power F19 GND － F20 HPS_DDR SSTL-15 Class I HPS_DDR_CAS_N F21 HPS_DDR SSTL-15 Class I HPS_DDR_RAS_N F22 HPS_DDR SSTL-15 Class I HPS_DDR_A10 G1 GND － G2 GND － G3 NC － G4 GND － G5 GND － G6 GND － G7 RGMII0_TXD1 2.5 V HPS_Etheret_TXD1 G8 DNU － G9 SDMMC_CMD 3.3-V LVCMOS HPS_SDIO_CMD G10 HPS_GPIO25 － NC G11 VCCIO7B_HPS Power G12 HPS_GPIO24 － NC G13 VCCPD7A_HPS Power G14 HPS_PORSEL － G15 VCCRSTCLK_HPS Power G16 GND － G17 GND － G18 HPS_DDR SSTL-15 Class I HPS_DDR_BA2 G19 HPS_DDR SSTL-15 Class I HPS_DDR_A5 G20 HPS_DDR SSTL-15 Class I HPS_DDR_BA1 G21 VCCIO6A_HPS Power G22 HPS_DDR SSTL-15 Class I HPS_DDR_BA0 H1 DNU － H2 GND － H3 NC － H4 GND － H5 GND － H6 RGMII0_RX_CTL 2.5 V HPS_Etheret_RX_CTL H7 RGMII0_TX_CLK 2.5 V HPS_Etheret_TX_CLK

(28)

MN080014-00 25

H12 HPS_GPIO18 － NC H13 GND － H14 HPS_TRST － H15 HPS_DDR SSTL-15 Class I HPS_DDR_CS_N H16 VCCPD6A6B_HPS Power H17 HPS_DDR SSTL-15 Class I HPS_DDR_A4 H18 VCCIO6A_HPS Power H19 VREFB6AN0_HPS － H20 HPS_DDR SSTL-15 Class I HPS_DDR_A3 H21 HPS_DDR SSTL-15 Class I HPS_DDR_A7 H22 HPS_DDR SSTL-15 Class I HPS_DDR_A6 J1 RREF_TL － J2 DNU － J3 GND － J4 VCC Power J5 GND － J6 VCC Power J7 GND － J8 VCC Power J9 HPS_GPIO16 － NC J10 GND － J11 HPS_GPIO14 － NC J12 HPS_GPIO15 － NC J13 HPS_TCK － J14 HPS_DDR 1.5-V SSTL Class I HPS_DDR_CK_N J15 VCCIO6A_HPS Power J16 HPS_DDR － NC J17 VCCPD6A6B_HPS Power J18 HPS_DDR 1.5-V SSTL Class I HPS_DDR_DQ0 J19 HPS_DDR 1.5-V SSTL Class I HPS_DDR_DQ1 J20 GND － J21 HPS_DDR 1.5-V SSTL Class I HPS_DDR_A2 J22 HPS_DDR 1.5-V SSTL Class I HPS_DDR_A1 K1 GND － K2 GND － K3 VCC Power K4 GND － K5 VCC Power K6 GND － K7 VCC Power K8 GND － K9 GND － K10 VCC_HPS Power K11 GND － K12 VCC_HPS Power K13 GND － K14 HPS_DDR Differential 1.5-V SSTL Class I HPS_DDR_DQS0_N K15 HPS_DDR Differential 1.5-V SSTL Class I HPS_DDR_CK K16 HPS_DDR HPS_DDR_DQ5 K17 GND － K18 HPS_DDR SSTL-15 Class I HPS_DDR_DQ4 K19 HPS_DDR SSTL-15 Class I HPS_DDR_DQ9 K20 HPS_DDR SSTL-15 Class I HPS_DDR_DQ8 K21 HPS_DDR SSTL-15 Class I HPS_DDR_DQ3 K22 VCCIO6A_HPS Power L1 VCCA_FPLL Power L2 GND － L3 GND － L4 VCC Power L5 GND －

(29)

Pin Name IO Standard 接続 L6 VCC Power L7 GND － L8 GND － L9 VCC_HPS Power L10 GND － L11 VCC_HPS Power L12 GND － L13 VCCIO6A_HPS Power L14 GND － L15 HPS_DDR Differential 1.5-V SSTL Class I HPS_DDR_DQS0 L16 HPS_DDR SSTL-15 Class I HPS_DDR_DQ12 L17 VCCPD6A6B_HPS Power L18 HPS_DDR SSTL-15 Class I HPS_DDR_DQ13 L19 VCCIO6A_HPS Power L20 HPS_DDR SSTL-15 Class I HPS_DDR_ODT L21 HPS_DDR SSTL-15 Class I HPS_DDR_A0 L22 HPS_DDR SSTL-15 Class I HPS_DDR_DQ6 M1 GND － M2 GND － M3 VCC Power M4 GND － M5 VCC Power M6 GND － M7 VCC Power M8 VCC Power M9 GND － M10 VCC_HPS Power M11 GND － M12 VCC_HPS Power M13 HPS_DDR Differential 1.5-V SSTL Class I HPS_DDR_DQS1_N M14 HPS_DDR Differential 1.5-V SSTL Class I HPS_DDR_DQS1 M15 HPS_DDR Differential 1.5-V SSTL Class I HPS_DDR_DQS3 M16 VCCIO6B_HPS Power M17 HPS_DDR SSTL-15 Class I HPS_DDR_DQ16 M18 VCCPD6A6B_HPS Power M19 HPS_DDR SSTL-15 Class I HPS_DDR_DQ17 M20 HPS_DDR SSTL-15 Class I HPS_DDR_DQ2 M21 GND － M22 HPS_DDR SSTL-15 Class I HPS_DDR_DM0 N1 GND － N2 GND － N3 GND － N4 VCC Power N5 GND － N6 VCC Power N7 GND － N8 GND － N9 VCC_HPS Power N10 GND － N11 VCC_HPS Power N12 GND － N13 VCCIO6B_HPS Power N14 HPS_DDR Differential 1.5-V SSTL Class I HPS_DDR_DQS2 N15 HPS_DDR Differential 1.5-V SSTL Class I HPS_DDR_DQS3_N N16 HPS_DDR SSTL-15 Class I HPS_DDR_DQ21 N17 HPS_DDR SSTL-15 Class I HPS_DDR_DQ24

(30)

MN080014-00 27

N22 HPS_DDR SSTL-15 Class I HPS_DDR_DQ7 P1 VCCA_FPLL Power P2 GND － P3 VCC Power P4 GND － P5 VCC Power P6 GND － P7 VCC Power P8 VCC Power P9 GND － P10 VCC_HPS Power P11 GND － P12 VCC_HPS Power P13 GND － P14 HPS_DDR Differential 1.5-V SSTL Class I HPS_DDR_DQS2_N P15 GND － P16 HPS_DDR SSTL-15 Class I HPS_DDR_DQ20 P17 VCC Power P18 HPS_DDR SSTL-15 Class I HPS_DDR_DQ29 P19 HPS_DDR SSTL-15 Class I HPS_DDR_DQ28 P20 VCCIO6B_HPS Power P21 HPS_DDR SSTL-15 Class I HPS_DDR_DQ15 P22 HPS_DDR SSTL-15 Class I HPS_DDR_DQ14 R1 GND － R2 GND － R3 GND － R4 VCC Power R5 GND － R6 VCC Power R7 GND － R8 VCC Power R9 GND － R10 NC － R11 NC － R12 GND － R13 VCC_HPS Power R14 GND － R15 HPS_DDR SSTL-15 Class I HPS_DDR_DQ25 R16 GND － R17 VCCIO6B_HPS Power R18 HPS_DDR SSTL-15 Class I HPS_DDR_DM3 R19 HPS_DDR SSTL-15 Class I HPS_DDR_DQ18 R20 HPS_DDR SSTL-15 Class I HPS_DDR_DQ23 R21 HPS_DDR － NC R22 GND － T1 GND － T2 GND － T3 VCC Power T4 GND － T5 VCC Power T6 GND － T7 VCC Power T8 GND － T9 NC － T10 NC － T11 NC － T12 NC － T13 GND － T14 VCCIO6B_HPS Power T15 GND －

(31)

Pin Name IO Standard 接続 T16 VCCPD5A Power T17 HPS_DDR SSTL-15 Class I HPS_DDR_DQ31 T18 HPS_DDR SSTL-15 Class I HPS_DDR_DQ30 T19 GND － T20 HPS_DDR SSTL-15 Class I HPS_DDR_DQ26 T21 HPS_DDR SSTL-15 Class I HPS_DDR_CKE T22 HPS_DDR SSTL-15 Class I HPS_DDR_DM1 U1 VCCA_FPLL Power U2 GND － U3 GND － U4 TDO － U5 GND － U6 DIFFIO_RX_B3p 2.5 V JP5-B6 U7 DIFFIO_RX_B5p 2.5 V GND U8 GND － U9 GND －

U10 CLK0p 25MHz clock input

U11 GND － U12 GND － U13 GND － U14 GND － U15 GND － U16 GND － U17 DIFFIO_RX_R6n 2.5 V JP3-2 U18 DIFFIO_RX_R4p 2.5 V JP3-3 U19 HPS_DDR SSTL-15 Class I HPS_DDR_DM2 U20 VREFB6BN0_HPS －

U21 VCCIO6B_HPS Power

U22 HPS_DDR SSTL-15 Class I HPS_DDR_DQ19 V1 GND － V2 TMS － V3 GND － V4 DCLK － V5 DIFFIO_RX_B3n 2.5 V JP5-A6 V6 DIFFIO_RX_B7p 2.5 V LED5 V7 DIFFIO_RX_B5n 2.5 V LED8 V8 GND － V9 DIFFIO_TX_B8p 2.5 V SW1-1 V10 DIFFIO_RX_B15n － GND V11 DIFFIO_RX_B27p 2.5 V JP4-A15 V12 VCCPD3B4A Power V13 GND － V14 VCCPD3B4A Power V15 DIFFIO_RX_R8p － NC V16 DIFFIO_RX_R6p 2.5 V JP3-1 V17 DIFFIO_RX_R2p 2.5 V SW1-3 V18 VCCIO5A Power V19 DIFFIO_RX_R4n 2.5 V JP3-4 V20 DIFFIO_TX_R7p 2.5 V JP4-A13 V21 HPS_DDR SSTL-15 Class I HPS_DDR_DQ27 V22 HPS_DDR SSTL-15 Class I HPS_DDR_DQ22 W1 VCCA_FPLL Power W2 DNU － W3 TCK － W4 TDI － W5 VCCIO3A Power

(32)

MN080014-00 29

W10 GND － W11 DIFFIO_RX_B27n 2.5 V JP4-B15 W12 DIFFIO_RX_B39p 2.5 V JP4-A16 W13 VCCPD3B4A Power W14 DIFFIO_RX_B31p 2.5 V JP4-A19 W15 GND － W16 DIFFIO_RX_R8n － NC W17 VCCA_FPLL Power W18 DIFFIO_RX_R2n 2.5 V SW1-4 W19 VREFB5AN0 Power W20 GND － W21 DIFFIO_TX_R7n 2.5 V JP4-B13 W22 HPS_DDR SSTL-15 Class I HPS_DDR_RESET_N Y1 GND － Y2 GND － Y3 AS_DATA2, DATA2 － Y4 VCCPGM Power Y5 DIFFIO_RX_B1n 2.5 V JP5-A7 Y6 VCCPD3A Power Y7 GND － Y8 DIFFIO_TX_B6p 2.5 V JP5-A11 Y9 DNU －

Y10 VCC_AUX Power

Y11 DIFFIO_TX_B25p 2.5 V JP4-A6

Y12 VCCIO4A Power

Y13 DIFFIO_RX_B39n 2.5 V JP4-B16

Y15 DIFFIO_RX_B54p 2.5 V JP4-A22

Y17 GND －

Y18 VCCPGM Power

Y19 DIFFIO_TX_R1p 2.5 V GND

Y20 DIFFIO_TX_R1n 2.5 V GND

Y21 DIFFIO_TX_R3n 2.5 V LED7

(33)

15. 変更履歴

Rev. 日付マーク内容

ArmFrogs-ALICE Hardware Manual 製品名称 : 製品型番 : ArmFrogs-ALICE BS 全 33 枚 ( 本シート含む ) ( 添付資料 : 有無 )