XAPP858 - High-Performance DDR2 SDRAM Interface In Virtex-5 Devices

概要

こ の ア プ リ ケーシ ョ ン ノ ー ト では、 高性能 DDR2 SDRAM イ ン タ ー フ ェ イ ス の コ ン ト ロ ー ラ お よ び デー タキ ャ プチ ャ 方法について説明 し ます。こ の方法では、Virtex™-5 の全 I/O で利用可能な ISERDES (Input Serializer/Deserializer) お よ び ODDR (Output Double Data Rate) 機能を使用 し ます。

は じ めに

DDR2 SDRAM イ ン タ ーフ ェ イ ス は ソ ース同期で、読み出 し デー タ と 読み出 し ス ト ロ ーブが同一エ ッ ジ で送信 さ れ ます。 Virtex-5 FPGA を使用 し て こ の送信デー タ を キ ャ プチ ャ す る には、 ス ト ロ ーブ ま たは デー タ のいずれか を遅延 さ せます。こ のデザ イ ンの場合、 読み出 し デー タ は遅延 さ せた ス ト ロ ーブ ド メ イ ンでキ ャ プチ ャ さ れ、ISERDES の FPGA ク ロ ッ ク ド メ イ ンで再キ ャ プチ ャ さ れます。 ISERDES の OCLK 入力お よ び CLKDIV 入力は共に FPGA の高速 ク ロ ッ ク か ら 提供 さ れ ます。つま り 、ISERDES の Q3 お よ び Q4 出力は無視 さ れます。 BUFIO ク ロ ッ ク リ ソ ース にア ク セ スす る ため、差動ス ト ロ ーブ が CC (Clock-Capable) I/O ペアに配置 さ れます。 BUFIO ク ロ ッ キ ン グ リ ソ ース は、 遅延 さ せた読み出 し DQS と それに関連す る デー タ 用の ISERDES の ク ロ ッ ク 入力をつな ぎ ます。 FPGA で送信 さ れ る 書 き 込みデー タ お よ びス ト ロ ーブは ODDR を使用 し ます。 こ こ では、DDR2 SDRAM デバ イ ス の機能について簡潔に説明 し 、 高速 DDR2 メ モ リ に イ ン タ ーフ ェ イ ス す る 場合の コ ン ト ロ ー ラ 動作につい て詳細に説明 し ま す。ま た、 コ ン ト ロ ー ラ へのバ ッ ク エ ン ド ユーザーイ ン タ ーフ ェ イ ス の説明 も 記載 し てい ます。

DDR2 SDRAM

の概要

DDR2 SDRAM デバ イ ス は、DDR SDRAM フ ァ ミ リ の次世代デバ イ ス です。こ の DDR2 SDRAM デバ イ ス では SSTL 1.8V I/O 規格が使用 さ れます。次のセ ク シ ョ ンでは、 DDR2 SDRAM デバ イ ス が提供す る 機能を説明 し 、DDR SDRAM と DDR2 SDRAM の主な相違点について説明 し ます。 DDR2 SDRAM デバ イ ス は、DDR アーキ テ ク チ ャ を活用 し て高速動作を実現 し ます。メ モ リ は、 コ ン ト ロ ー ラ が提供す る 差動 ク ロ ッ ク を使用 し て動作 し ます。コ マ ン ド は、 ク ロ ッ ク の立ち上が り エ ッ ジ ご と に ラ ッ チ さ れます。双方向のデー タ ス ト ロ ーブ (DQS) は、 レ シーバでのデー タ キ ャ プチ ャ 用にデー タ と 一緒に送信 さ れます。 DQS は、 読み出 し 中は DDR2 SDRAM デバ イ ス に よ っ て、 書 き 込み中は コ ン ト ロ ー ラ に よ っ て送信 さ れ る ス ト ロ ーブです。 DQS は、 読み出 し ではデー タ と エ ッ ジが揃え ら れ、 書 き 込みではデー タ の中央に位置 し ます。 DDR2 SDRAM デバ イ スへの読み出 し お よ び書 き 込みア ク セ ス はバー ス ト 転送 さ れ ます。ア ク セ ス は、 ア ク テ ィ ブコ マ ン ド が レ ジ ス タ に入 る と 開始 し 、 それに読み出 し ま たは書 き 込み コ マ ン ド が続 き ます。 ア ク テ ィ ブ コ マ ン ド と 共に レ ジ ス タ に入力 さ れた ア ド レ ス ビ ッ ト は、 ア ク セ スす る バン ク お よ び行の 選択に使用 さ れ ま す。一方、 読み出 し ま たは書 き 込み コ マ ン ド と 共に レ ジ ス タ に入力 さ れた ア ド レ ス ビ ッ ト は、 バース ト ア ク セ ス のバン ク お よ び列の開始位置の選択に使用 さ れます。 DDR2 コ ン ト ロ ー ラ の リ フ ァ レ ン スデザ イ ンには、 書 き 込みア ド レ ス、 書 き 込みデー タ 、 お よ び読み出 し ア ド レ ス を作成す る ユーザーバ ッ ク エン ド イ ン タ ーフ ェ イ ス が含まれます。こ の情報は、バ ッ ク エン ド モジ ュ ール と コ ン ト ロ ー ラモジ ュ ールのア ド レ スお よ びデー タ を同期 さ せ る ため、3 つのバ ッ ク エン ド FIFO に格納 さ れ ます。ア ド レ ス FIFO で利用可能な ア ド レ ス に基づ き 、 メ モ リ の タ イ ミ ン グ要件を 考慮 し た上で、 コ ン ト ロ ー ラ は メ モ リ に適切な コ マ ン ド を発行 し ます。ロ ジ ッ クブ ロ ッ ク の イ ンプ リ メ ン テーシ ョ ンについては、 次のセ ク シ ョ ンで詳細に説明 し ます。 ア プ リ ケーシ ョ ン ノ ー ト : Virtex-5 FPGA XAPP858 (v1.1) 2007 年 1 月 9 日

Virtex-5

デバイ スの高性能

DDR2 SDRAM

イ ン タ ー フ ェ イ ス

著者 : Karthi Palanisamy、Maria George

本資料は英語版 (v1.1) を翻訳 し た ものです。 英語の更新バージ ョ ンが リ リ ース さ れている場合には、 最新の英語版を必ずご参照 く だ さ い。 R

DDR2 SDRAM の概要 R

コ ン ト ロー ラが発行する DDR2 SDRAM

コ マ ン ド

表1に、 コ ン ト ロ ー ラ が発行す る コ マ ン ド を示 し ます。コ マ ン ド は、 行ア ド レ ス選択 (RAS)、 列ア ド レ ス選択、 (CAS)、お よ び書 き 込み イ ネーブル (WE) 制御信号を通 し て メ モ リ で検知 さ れます。デバ イ ス の コ ン フ ィ ギ ュ レーシ ョ ン後、 ク ロ ッ ク イ ネーブル (CKE) は High に維持 さ れ、 チ ッ プセ レ ク ト (CS) は デバ イ ス の動作中 Low に維持 さ れます。コ ン ト ロ ー ラ がサポー ト す る DDR2 コ マ ン ド 機能については、 モー ド レ ジ ス タ の定義で説明 し ます。

モー ド

レ ジ ス タ の定義

モー ド レ ジ ス タ を使用 し 、DDR2 SDRAM の特定の動作モー ド を指定 し ます。こ の指定には、 バース ト 長、 バー ス ト タ イ プ、CAS レ イ テ ン シ、 お よ び動作モー ド の選択が含ま れ ます。図1に、 こ の コ ン ト ロ ー ラ で使用 さ れ る モー ド レ ジ ス タ の機能を示 し ます。バン ク ア ド レ ス BA1 お よ び BA0 がモー ド レ ジ ス タ を選択 し ます。 表 1 : DDR2 コ マ ン ド 手順 機能 RAS CAS WE 1 ロ ー ド モー ド L L L 2 自動 リ フ レ ッ シ ュ L L H 3 プ リ チ ャ ージ(1) _{L H L} 4 バン ク の有効化 L H H 5 書 き 込み H L L 6 読み出 し H L H 7 動作な し/IDLE H H H メ モ :

1. ア ド レ ス信号 A10 は、 全バン ク のプ リ チ ャ ージ時には High、1 つのバン ク のプ リ チ ャ ージ時には Low に維持 さ れます。

図 1 : モー ド レ ジ ス タ

BA1 BA0

0 0

A12 A11 A10

PD WR

A9 A8

DLL

A7 A6

TM

A5 A4

CAS# Latency

A3 A2

BT

A1 A0

Burst Length

A2 A1 A0 Burst Length

0 1 0 4 0 1 1 8 Others Reserved

A6 A5 A4 CAS Latency

0 1 0 2 0 1 1 3 Others Reserved 1 0 0 4 1 0 1 5

A11 A10 A9 Write Recovery

0 0 1 2 0 1 0 3 Others Reserved 0 1 1 4 1 0 0 5 1 0 1 6 X858_01_042006

DDR2 SDRAM の概要 R 表2に、 バン ク ア ド レ ス ビ ッ ト の コ ン フ ィ ギ ュ レーシ ョ ン を示 し ます。

拡張モー ド

レ ジ ス タ の定義

モー ド レ ジ ス タ に よ っ て制御 さ れ る 機能以外に、 DLL イ ネーブル/デ ィ ス エーブル、出力駆動能力、ODT (オン ダ イ 終端)、 ポ ス テ ッ ド CAS の AL (追加レ イ テ ン シ)、OCD (オ フチ ッ プド ラ イ バの イ ン ピーダ ン ス キ ャ リ ブ レーシ ョ ン)、DQS イ ネーブル/デ ィ ス エーブル、RDQS/RDQS イ ネーブル/デ ィ ス エーブル、 OUTPUT デ ィ ス エーブル/イ ネーブルが、 拡張モー ド レ ジ ス タ に よ っ て制御 さ れ ま す (表3)。こ の リ フ ァ レ ン スデザ イ ン では、OCD は使用 さ れません。 拡張モー ド レ ジ ス タ

2 (EMR2)

バン ク ア ド レ ス ビ ッ ト は10 (BA1 は High、BA0 は Low) に設定 さ れます。ア ド レ ス ビ ッ ト はすべて Low に設定 さ れます。

拡張モー ド レ ジ ス タ

3 (EMR3)

バン ク ア ド レ ス ビ ッ ト は11 (BA1 お よ び BA0 が High) に設定 さ れます。 EMR2 と 同様に、 ア ド レ ス ビ ッ ト はすべて Low に設定 さ れます。

初期化シーケ ン ス

コ ン ト ロ ー ラ ス テー ト マシ ン が使用す る 初期化シーケ ン ス は、DDR2 SDRAM 仕様に従っ てい ま す。 イ ン タ ーフ ェ イ ス は、 メ モ リ の電圧要件を満たす必要があ り ます。次に、 初期化時に発行 さ れ る コ マ ン ド のシーケ ン ス を示 し ます。 1. 電圧お よ び ク ロ ッ ク の安定後、NOP ま たは Deselect コ マ ン ド を 200µs 間適用 し ます。 2. CKE を アサー ト し ます。 3. 400ns 後に全バン ク のプ リ チ ャ ージ コ マ ン ド を実行 し ます。

4. EMR (2) コ マ ン ド を実行 し ます。 BA0 を Low に し 、BA1 を High に し ます。 5. EMR (3) コ マ ン ド を実行 し ます。 BA0 お よ び BA1 の両方を High に し ます。

6. EMR コ マ ン ド を実行 し 、 メ モ リ DLL を使用可能に し ます。 BA1 お よ び A0 を Low に し 、BA0 を High に し ます。 7. モー ド レ ジ ス タ の設定 コ マ ン ド を実行 し て、DLL を リ セ ッ ト し ます。 DLL を ロ ッ ク す る には、 ク ロ ッ ク の 200 サ イ ク ルが必要です。 表 2 : バン ク ア ド レ スビ ッ ト の コ ン フ ィ ギ ュ レーシ ョ ン BA1 BA0 モー ド レ ジ ス タ 0 0 モー ド レ ジ ス タ (MR) 0 1 EMR1 1 0 EMR2 1 1 EMR3 表 3 : 拡張モー ド レ ジ ス タ

BA1 BA0 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0

DDR2 SDRAM の概要 R 11. EMR コ マ ン ド を実行 し 、 ビ ッ ト E7、E8、E9 を1に設定す る こ と に よ っ て OCD のデフ ォ ル ト 値 を有効に し ます。 12. EMR コ マ ン ド を実行 し 、 ビ ッ ト E7、E8、E9 を0に設定す る こ と に よ っ て、OCD 非選択を有効 に し ます。 初期化 シ ー ケ ン ス の完了後、 コ ン ト ロ ー ラ は ダ ミ ーの書 き 込み、 それに続い て ダ ミ ーの読み出 し を DDR2 SDRAM メ モ リ に発行 し ます。こ れに よ り 、デー タ パ ス モジ ュ ールは Virtex-5 の入力遅延ブ ロ ッ ク 内で適切な タ ッ プ数を選択 し ます。デー タ パ ス モジ ュ ールは、 必要な遅延 タ ッ プ数を決定 し た後、 コ ン ト ロ ーラ に対し て dp_dly_slct_done 信号を ア サート し 、コ ン ト ロ ーラ は IDLE ス テート に移行し ま す。 プ リ チ ャ ージ コ マ ン ド プ リ チ ャ ージ コ マ ン ド は、 特定のバン ク にあ る オープ ン な行を非ア ク テ ィ ブにす る 場合に使用 し ます。 こ の コ マ ン ド の発行後、 指定時間 (t_RP) 経過す る と 、 そのバン ク の後続行を使用可能にで き ま す。入力 A10 に よ っ て、 プ リ チ ャ ージす る バン ク が 1 つか、 すべてか を決定 し ます。 自動 リ フ レ ッ シ ュ コ マ ン ド DDR2 デバ イ ス は 7.8µs ご と に リ フ レ ッ シ ュ す る 必要があ り ます。自動 リ フ レ ッ シ ュコ マ ン ド を フ ラ グ す る 回路は、 コ ン ト ロ ー ラ 内に作成 さ れてい ます。コ ン ト ロ ー ラ は 16 分の 1 のシ ス テ ム ク ロ ッ ク を使 用 し 、 リ フ レ ッ シ ュ カ ウ ン タ を駆動 し ます。 auto_ref 信号のアサー ト に よ っ て、 自動 リ フ レ ッ シ ュ コ マ ン ド が必要であ る こ と が示 さ れます。こ の auto_ref 信号は、前の自動 リ フ レ ッ シ ュコ マ ン ド の 7.8µs 後、 High にな り ま す。その後、 コ ン ト ロ ー ラ は現在のバー ス ト の完了後、 自動 リ フ レ ッ シ ュ コ マ ン ド を発 行 し ます。こ のデザ イ ン では、 自動 リ フ レ ッ シ ュ コ マ ン ド が最 も 優先 さ れます。 ア ク テ ィ ブ コ マ ン ド 読み出 し ま たは書 き 込み コ マ ン ド を DDR2 SDRAM メ モ リ のバン ク に発行す る には、 ア ク テ ィ ブ コ マ ン ド を用いて、 該当バン ク の行を ア ク テ ィ ブにす る 必要があ り ます。行がオープンにな る と 、t_RCD仕様 に従っ て、 読み出 し ま たは書 き 込み コ マ ン ド が発行可能です。 DDR2 SDRAM デバ イ ス は、 ポ ス テ ッ ド CAS の追加レ イ テ ン シ も サポー ト し てい ます。 こ の レ イ テ ン シに よ り 、 追加レ イ テ ン シ ク ロ ッ クサ イ ク ルを用い る こ と で内部読み出 し ま たは書 き 込み コ マ ン ド が実際に レ ジ ス タ 入力 さ れ る タ イ ミ ン グ を遅 延 さ せて、t_RCD仕様 よ り も 前に発行で き る よ う にな り ます。 コ ン ト ロ ー ラ が競合を検出 し た場合、 プ リ チ ャ ージ コ マ ン ド を発行 し 、 オープン行を非ア ク テ ィ ブに し て新 し い行に別のア ク テ ィ ブ コ マ ン ド を発行 し ます。競合は、 入力 さ れてい る ア ド レ ス が現在オープ ン の行以外の行を参照 し た場合に発生 し ます。 読み出 し コ マ ン ド 読み出 し コ マ ン ド は、 ア ク テ ィ ブ な行へのバー ス ト 読み出 し ア ク セ ス を 開始す る 際に使用 さ れ ま す。 BA0 お よ び BA1 の値でバン ク ア ド レ ス を選択 し ます。 A₀∼ A_iで与え ら れ る ア ド レ ス入力が、 開始列 の位置を選択 し ます。読み出 し バー ス ト の終了後、 その行はプ リ チ ャ ージ コ マ ン ド が発行 さ れ る ま で、 引 き 続 き ア ク セ ス が可能です。 図2に、 追加レ イ テ ン シが 0 の場合の読み出 し コ マ ン ド 例を示 し ます。つま り 、 こ の例では読み出 し レ イ テ ン シが 3 で、CAS レ イ テ ン シ と 同 じ です。

DDR2 SDRAM の概要 R 書き込み コ マ ン ド 書 き 込み コ マ ン ド は、ア ク テ ィ ブな行へのバース ト ア ク セ ス を開始す る 際に使用 さ れます。 BA0 お よ び BA1 の値がバン ク ア ド レ ス を選択 し 、 ア ド レ ス入力 A₀∼ A_iの値が、 ア ク テ ィ ブな行の開始列の位置 を選択 し ます。 DDR2 SDRAM では、 読み出 し レ イ テ ン シ (RL) か ら 1 ク ロ ッ クサ イ ク ルを引いた値 と 等 し い書 き 込みレ イ テ ン シ (WL) を使用 し ます。 書き 込みレ イ テン シ=読み出し レ イ テン シ– 1 = (追加レ イ テン シ+ CAS レ イ テン シ) – 1 図3に、WL が 2 の場合の書 き 込みバース ト 例を示 し ます。書 き 込み コ マ ン ド か ら DQS 信号の最初の 立ち上が り エ ッ ジ ま での時間は、WL で決定 さ れます。 図 2 : 読み出 し コ マ ン ド の例 図 3 : 書き込み コ マ ン ド の例 T₀ T₁ T₂ T₃ T_3n T₄ T_4n T₅ NOP NOP NOP NOP NOP READ Bank a, Col n

Command

Address

CK

CK

DQS

DQ

DQS

DO_n RL = 3 (AL = 0, CL = 3) X858_02_042606 T₀ T₁ T₂ T_2n T₃ T_3n T₄ T₅ NOP NOP NOP NOP NOP Write Bank a, Col b

Command

Address

CK

CK

DQS

DQ

DQS

DI_b

DM

t_DQSS

t

DQSS

(NOM)

X858_03_042006

バ ッ ク エ ン ド のユーザー回路 R

DDR2 SDRAM

イ ン タ ー フ ェ イ ス

デザイ ン

図4に、DDR2 イ ン タ ーフ ェ イ ス のブ ロ ッ ク 図を示 し ます。ユーザーイ ン タ ーフ ェ イ ス に接続 し てい る FIFO すべてが非同期 FIFO のため、 バ ッ ク エン ド のユーザー回路は任意の周波数で動作可能です。

バ ッ ク エ ン ド の

ユーザー回路

バ ッ ク エン ド 回路は、 メ モ リ デバ イ ス と メ モ リ イ ン タ ーフ ェ イ ス (DDR2 コ ン ト ロ ー ラ お よ び物理層) 間の読み出 し お よ び書 き 込みア ク セ ス を テ ス ト す る た めの ア ド レ ス、 デー タ パ タ ー ン を 提供 し ま す。 バ ッ ク エン ド には、 バ ッ ク エン ド ス テー ト マシ ン、 読み出 し デー タ コ ンパレー タ 、 お よ びデー タ 生成 モジ ュ ールが含ま れ ます。デー タ 生成モジ ュ ールは、 メ モ リ に書 き 込ま れ る 、 さ ま ざ ま な ア ド レ スお よ びデー タ パ タ ー ン を 作成 し ま す。ア ド レ ス 位置は、 こ こ では ROM と し て使用 さ れ て い る ブ ロ ッ ク RAM に前 も っ て格納 さ れ ます。格納 さ れた ア ド レ ス値が選択 さ れ、DDR2 SDRAM デバ イ ス の別の行 お よ びバン ク へのア ク セ ス がテ ス ト さ れます。デー タ パ タ ーン生成ブ ロ ッ ク には、デー タパ タ ーン を発 行す る ス テー ト マシ ン が含ま れ ま す。 バ ッ ク エ ン ド ス テー ト マ シ ン は、 ユーザーバ ッ ク エ ン ド を エ ミ ュ レー ト し ます。こ の ス テー ト マシ ンは、 書 き 込みま たは読み出 し イ ネーブル信号を発行 し 、 デー タ ジ ェ ネ レー タモジ ュ ールがア ク セ スす る 特定の FIFO を決定 し ます。

ユーザー

イ ン タ ー

フ ェ イ ス

バ ッ ク エン ド のユーザー イ ン タ ーフ ェ イ ス には、 ア ド レ ス FIFO、 書 き 込みデー タ FIFO、 読み出 し デー タ FIFO の 3 つの FIFO があ り ます。最初の 2 つの FIFO はバ ッ ク エン ド のユーザーモジ ュ ールに よ っ て ア ク セ ス さ れますが、読み出 し デー タ FIFO は、キ ャ プチ ャ し た読み出 し デー タ を保存す る ため、デー タ パス モジ ュ ールに よ っ てア ク セ ス さ れます。 図 4 : DDR2 イ ン タ ー フ ェ イ ス全体のブ ロ ッ ク 図 Memory Interface TOP_TB DDR2 SDRAM Virtex-5 FPGA X858_04_042606 CK/CK_N DQ DQS

DQS/DQ & Read Enable Calibration State

Machines

Memory Initialization State Machine & Command MUX

Read/Write Data & Addr

FIFOs Write & Read

Datapaths Synthesizable Test Bench Memory Interface Top User Interface Physical Layer Controller (Main Command State Machine) Address/Controls Command/Controls

ユーザー と コ ン ト ロール間のイ ン タ ー フ ェ イ ス R

ユーザー と コ ン ト

ロール間のイ ン

タ ー フ ェ イ ス

表4に、 ユーザーイ ン タ ーフ ェ イ ス と コ ン ト ロ ー ラ 間の信号を示 し ます。 表 4 : ユーザー イ ン タ ー フ ェ イ ス と コ ン ト ロー ラ間の信号 ポー ト 名 ポー ト 幅 (ビ ッ ト) 説明 メ モ usr_ip_add_fifo_addr 36 ユーザーイ ン タ ーフ ェ イ ス に あ る ア ド レ ス FIFO の出力。次 のア ド レ ス を マ ッ ピ ン グ : • Memory Address 31:0],

(CS, Bank, Row, Column)[ • Reserved [33:32] • Command Request [35:34] ア ド レ ス FIFO へア ド レ ス書 き 込む際の FULL ス テー タ ス フ ラ グ を モニ タ 。 usr_ip_add_fifo_empty 1 ユーザーイ ン タ ーフ ェ イ ス に あ る ア ド レ ス FIFO の EMPTY ス テー タ ス フ ラ グ出 力。こ の信号がアサー ト さ れ る と 、 コ ン ト ロ ー ラ は FIFO 出力のア ド レ ス を処理す る 。 FIFO16 EMPTY フ ラ グ。 ctrl_af_rden 1 ユーザーイ ン タ ーフ ェ イ ス に ある アド レ ス FIFO への読み出 し イ ネーブル入力。 コ ン ト ロ ーラ のス テート が読 み出し ま たは書き 込みの場 合、 ク ロ ッ ク の 1 サイ ク ル間 アサート さ れる 。 ctrl_wdf_rden 1 ユーザーイ ン タ ーフ ェ イ ス に あ る 書 き 込みデー タ FIFO へ の読み出 し イ ネーブル入力。 書 き 込みス テー ト 後、 コ ン ト ロ ー ラ に よ っ て ク ロ ッ ク の 2 サ イ ク ル間アサー ト さ れ る 。バース ト 長が 8 の場合、 ク ロ ッ ク の 4 サ イ ク ル間ア サー ト さ れ る 。書 き 込み コ マ ン ド の発行前に、 必要なバー ス ト 長の書 き 込みア ド レ ス に 関連 し た書 き 込みデー タ FIFO に十分なデー タ が必 要。た と えば、64 ビ ッ ト デー タバ ス で、 バース ト 長 が 4 の場合、 ユーザーは読み 出 し コ マ ン ド の発効前に、 書 き 込みア ド レ ス ご と に 2 つの 128 ビ ッ ト デー タ ワー ド を 入力 し なければな ら ない。

コ マ ン ド 要求 R メ モ リ ア ド レ ス (Af_addr) には、 列ア ド レ ス、 行ア ド レ ス、 バン ク ア ド レ ス、 お よ び ワー ド 数が多い メ モ リ イ ン タ ーフ ェ イ ス用のチ ッ プセ レ ク ト 幅が含まれます (表5)。

コ マ ン ド 要求

表6に、 読み出 し お よ び書 き 込み コ マ ン ド 要求の フ ォーマ ッ ト を示 し ます。 図5に、 バース ト 長が 4 の と き 、4 連続の書 き 込みに続いて 4 連続の読み出 し が実行 さ れ る 場合を示 し ます。ま た、表7には図5の ス テー ト 信号の値を示 し ます。 表 5 : Af_addr メ モ リ ア ド レ ス ア ド レ ス 説明 列ア ド レ ス col_ap_width - 1:0

行ア ド レ ス col_ap_width + row_address – 1:col_ap_width

バン クア ド レ ス col_ap_width + row_address + bank_address – 1:col_ap_width + row_address

チ ッ プセ レ ク ト col_ap_width + row_address + bank_address + chip_address – 1:col_ap_width + row_address + bank_address

表 6 : オプ シ ョ ン コ マ ン ド コ マ ン ド 説明 00 書 き 込み 01 読み出 し 10 NOP 11 NOP 図 5 : バース ト 長が 4 の場合の連続書き込み と 読み出 し CLK State ctrl_af_rden ctrl_wdf_Rden usr_ip_add_fifo_empty 09 0A 09 0A 09 0A 09 0A 0B 07 08 07 08 07 08 07 08 X858_05_042606 表 7 : 図5のス テー ト 信号値 ス テー ト 説明 09 Burst Write 0A Write Wait 07 Burst Read 0B Write Read 08 Read Wait

物理層 R

物理層

物理層には、 書 き 込みデー タ パ ス、 読み出 し デー タ パ ス、DQS お よ び DQ キ ャ リ ブ レーシ ョ ン用のキ ャ リ ブ レーシ ョ ン ス テー ト マシ ン、 読み出 し イ ネーブル調整用のキ ャ リ ブ レーシ ョ ン ロ ジ ッ ク 、 メ モ リ 初期化ス テー ト マシ ンが含まれます。書 き 込みデー タ パ ス は、 書 き 込み コ マ ン ド 中に送信 さ れ る デー タ お よ びス ト ロ ーブ信号を生成 し ます。そ し て、 読み出 し デー タ パ ス が、 読み出 し ス ト ロ ーブ ド メ イ ン で 読み出 し デー タ を キ ャ プチ ャ し ます。

書き込みデー タ

パス

書 き 込みデー タ パ ス は、Virtex-5 の全 I/O に内蔵の ODDR を使用 し ます。 ODDR はデー タ (DQ) お よ び ス ト ロ ーブ (DQS) 信号を送信 し ます。メ モリ 仕様に従う と 、DQS は DQ に対し て中央に位置する よ う 送信さ れなければなり ま せん。メ モリ にフ ォ ワ ード さ れたス ト ロ ーブ (DQS) は位相が CLK0 と 180° ずれてい ます。つま り 、図6に示す よ う に、ODDR を使用 し て送信 さ れ る 書 き 込みデー タ は CLK90 で ク ロ ッ キ ン グす る 必要があ り ます。書 き 込み DQS お よ び DQ の タ イ ミ ン グ図は図7に示 し ます。 16 図 6 : OSERDES を使用 し た書き込みデー タ の送信 図 7 : 書き込みレ イ テ ン シが 4 の場合のス ト ローブ (DQS) およびデー タ (DQ) の タ イ ミ ング

DQ

ODDR

D1

D2

Write Data Rise

Write Data Fall

FPGA Clock (CLK90)

X858_06_042606

CLK0

Command

WRITE IDLE

D0 D1 D2 D3

Strobe (DQS)

Data (DQ), OSERDES Output

X858_07_041806

CLK Forwarded

to Memory Device

書き込みデー タ パス R

書き込みの タ イ ミ ング解析

表8に、333MHz (667Mb/s) の イ ン タ ーフ ェ イ ス におけ る 書 き 込み タ イ ミ ン グ解析を示 し ます。 表 8 : 333MHz での読み出 し の タ イ ミ ング解析 不確定なパラ メ ー タ 値 DQS 前の 不確定時間 DQS 後の 不確定時間 説明 T_CLOCK 3000 ク ロ ッ ク 周期。 T_{MEMORY_DLL_DUTY_CYCLE_DIST} 150 150 150 メ モリ DLL から のデュ ーティ サイ ク ルのずれが、 ク ロ ッ ク 位相 (ク ロ ッ ク 周期の半分) から 引かれ て、 T_{DATA_PERIOD}が求めら れる 。 T_{DATA_PERIOD} 1350 デー タ 周期は ク ロ ッ ク 周期の半分で、10% の デ ュ ーテ ィ サ イ ク ルのずれは ク ロ ッ ク 周期か ら 減算 さ れてい る 。 T_SETUP 100 100 0 メ モ リ ベン ダーが指定。 T_HOLD 175 0 175 メ モ リ ベン ダーが指定。 T_{PACKAGE_SKEW} 30 30 30 DQS の PCB ト レース遅延お よ び、 それに関連す る DQ ビ ッ ト はパ ッ ケージス キ ュ ーを考慮 し て 調整 さ れ る 。記載値は、 誘電率の変動を表す。 T_JITTER DQS お よ び DQ の生成に使用す る DCM (デジ タ ルク ロ ッ ク マネージ ャ) と 同 じ 。 T_{CLOCK_SKEW-MAX} グ ロ ーバル ク ロ ッ ク ツ リ ー ス キ ュ ー。 T_{CLOCK_OUT_PHASE} 同一 DCM の異な る 出力間の位相オ フ セ ッ ト エ ラ ー。 T_{PCB_LAYOUT_SKEW} 50 50 50 ボー ド 上のデー タ ラ イ ン と 関連ス ト ロ ーブ間の ス キ ュ ー。 総不確定時間 有効ウ ィ ン ド ウ の開始点およ び終点 最終的な ウ ィ ン ド ウ メ モ : 1. 同一バン ク 内の出力フ リ ッ プ フ ロ ッ プ と 出力バ ッ フ ァ 間の ス キ ュ ーは、 電圧お よ び温度に対 し て最小であ る と し ます。

読み出 し デー タ パス R

読み出 し デー タ

パス

読み出 し デー タ パス は、読み出 し デー タ のキ ャ プチ ャ お よ び再キ ャ プチ ャ の 2 段階で構成 さ れてい ます。 両段階 と も 、Virtex-5 の全 I/O が備え る ISERDES で イ ン プ リ メ ン ト さ れ ま す。 ISERDES には CLK、 OCLK、CLKDIV の 3 つの ク ロ ッ ク 入力があ り ます。読み出 し デー タ は CLK (DQS) ド メ イ ン でキ ャ プ チ ャ さ れ、OCLK (FPGA の 高速 ク ロ ッ ク) ド メ イ ン で 再 キ ャ プ チ ャ さ れ ま す。 そ し て、 最終的 に CLKDIV (こ れ も FPGA の高速 ク ロ ッ ク を使用 し てい る) ド メ イ ンへ送信 さ れ、 パ ラ レルデー タ を提供

し ます。

• CLK : BUFIO を使用 し て配線 さ れた読み出 し DQS は、ISERDES の CLK を供給 し ます (図8)。 • OCLK : ISERDES の OCLK 入力は、ハー ド ウ ェ アで ODDR の CLK 入力に接続 さ れます。こ のデ

ザ イ ンでは、CLKfast_90 ク ロ ッ ク が ISERDES OCLK 入力お よ び ODDR CLK 入力に供給 さ れま す。 OCLK に使用 さ れた ク ロ ッ ク 位相は、 書 き 込みデー タ に必要な位相で決定 さ れます。

• CLKDIV : 適切に機能す る には、OCLK お よ び CLKDIV ク ロ ッ ク 入力の位相が揃え ら れてい る こ と が必須 と な り ま す。こ のデザ イ ン で は、OCLK お よ び CLKDIV 入力の両方 が同一 ク ロ ッ ク CLKfast_90 で供給 さ れてい ます。

読み出 し の タ イ ミ ング解析

読み出 し デー タ をエ ラ ーな し でキ ャ プチ ャ す る には、FPGA ク ロ ッ ク ド メ イ ンにあ る フ リ ッ プ フ ロ ッ プ のセ ッ ト ア ッ プお よ びホール ド タ イ ム を満たす よ う 、読み出 し デー タ お よ びス ト ロ ーブ を遅延 さ せ る 必 要があ り ます。読み出 し デー タ (DQ) お よ び ス ト ロ ーブ (DQS) はエ ッ ジが揃え ら れて FPGA で受信 さ れます。 BUFIO リ ソ ース にア ク セ スす る ため、差動 DQS ペアは CC (Clock-Capable) I/O ペアに配置す る 必要があ り ます。 そ し て、 受信 さ れた読み出 し DQS は BUFIO リ ソ ー ス を通っ て、 関連 し たデー タ ビ ッ ト の ISERDES の CLK 入力に接続 さ れ ま す。 BUFIO お よ び ク ロ ッ ク 配線 リ ソ ー ス を通 る 遅延に よ っ て、DQS はデー タ に対 し て右にシ フ ト し ます。 図 8 : IDDR および CLB フ リ ッ プ フ ロ ッ プ を使用する場合の読み出 し デー タ キ ャ プ チ ャ IDELAY CLK OCLK CLKDIV User Interface FIFOs

Data delay value based on per bit deskew FPGA Clock Read Data Rising Read Data Falling

IOB

CLB

DQ Q2 Q1 Delayed DQS X858_08_042606 IDELAY DQS BUFIO

読み出 し デー タ パス R 表9に、333MHz での読み出 し の タ イ ミ ン グ を示 し ます。DQS をデー タ 有効 ウ ィ ン ド ウ の中央に位置 さ せ る ために DQ に必要な遅延を決定す る には、 こ れ ら の値が必要です。

ビ ッ ト 単位のデー タ スキ ュ ー

デー タ

キ ャ プ チ ャ方法

ISERDES の FPGA ク ロ ッ ク ド メ イ ンで確実なデー タ キ ャ プチ ャ を行 う には、メ モ リ 初期化後に ト レー ニ ン グシーケ ン ス が必要です。コ ン ト ロ ー ラ は、特定の メ モ リ 位置に既知のデー タ パ タ ーン を書 き 込む ため、 書 き 込み コ マ ン ド を発行 し ます。コ ン ト ロ ー ラ は次に、 読み出 し コ マ ン ド を発行 し 、 こ の指定 さ れた位置か ら 書 き 込まれたデー タ を リ ー ド バ ッ ク し ます。そ し て、DQ ISERDES 出力の Q1 お よ び Q2 が既知のデー タ パ タ ーン と 比較 さ れ ます。不一致の場合、DQS は 1 タ ッ プ分遅延 さ れて再び比較 さ れ ま す。 タ ッ プは、 こ れが一致す る ま で 1 つずつ イ ン ク リ メ ン ト さ れ ま す。デー タ 有効 ウ ィ ン ド ウ が 10 タ ッ プ未満の場合、DQ はデー タ 有効 ウ ィ ン ド ウ と 同 タ ッ プ数ずつ イ ン ク リ メ ン ト さ れ ま す。こ れに よ っ て、DQ が FPGA の ク ロ ッ ク エ ッ ジ と 揃い、FPGA の次の ク ロ ッ ク エ ッ ジでデー タ が再キ ャ プチ ャ で き ます。 DQS は タ ッ プ単位で遅延 さ れ、 比較 さ れて、 一致す る ま で タ ッ プは増加 し ます。最初に一致 が検出 さ れた時点で DQS ウ ィ ン ド ウ カ ウ ン ト を 1 に し 、 次に不一致が検出 さ れ る ま で DQS を タ ッ プ 単位で遅延 さ せて、 こ れ と 共に DQS ウ ィ ン ド ウ カ ウ ン ト も 増加 さ せ ま す。 こ れに よ っ て、FPGA ク ロ ッ ク ド メ イ ンのデー タ 有効 ウ ィ ン ド ウ 幅を記録 し ます。そ し て、DQS は ウ ィ ン ド ウ カ ウ ン ト の半分 だけデ ク リ メ ン ト さ れて、DQS のエ ッ ジがデー タ 有効 ウ ィ ン ド ウ の中央に来 る よ う に し ます。 DQS の 位置が固定 さ れ る と 、 各 DQ ビ ッ ト が DQS に対 し て中央に位置す る よ う 調整 さ れ ま す。 DQS お よ び DQ キ ャ リ ブ レーシ ョ ンは、その DQS と 関連 し たすべての DQ ビ ッ ト のセ ン タ リ ン グが完了す る と 、終 了です。 表 9 : 333MHz での読み出 し の タ イ ミ ン グ解析 パラ メ ー タ 値 (ps) 説明 T_CLOCK 3000 ク ロ ッ ク 周期。 T_PHASE 1500 DDR デー タ の ク ロ ッ ク 位相。 T_{SAMP_BUFIO} 350 Virtex-5 -3 ス ピー ド グ レー ド デバ イ ス のサンプル ウ ィ ン ド ウ。 IOB FF のセ ッ ト ア ッ プ/ホール ド タ イ ム、 ク ロ ッ ク ジ ッ タ 、 タ ッ プ不確定時間 と し ての 150ps が含まれ る 。 T_{DCD_BUFIO} BUFIO ク ロ ッ ク リ ソ ース のデ ュ ーテ ィ サ イ ク ルのずれ。 T_DQSQ + T_QHS 580 メ モ リ の不確定時間の ワース ト ケース で、VT 変動お よ び DQS と それに関連 し た DQ 間の ス キ ュ ーを含む。 T_{IDELAYTAP_JIT} 20 タ ッ プを使用す る 場合の IDELAY タ ッ プの総ジ ッ タ 。 総不確定時間 -ウ ィ ン ド -ウ ワース ト ケース ウ ィ ン ド ウ メ モ :

1. TSAMP_BUFIOは、BUFIO ク ロ ッ キ ン グ リ ソ ースお よ び IDELAY を使用す る 場合、IOB にあ る DDR 入力レ

ジ ス タ の VT 範囲でのサンプ リ ン グエ ラ ーです。

2. 表に記載の全パラ メ ータは、 ビ ッ ト 単位のキ ャ リ ブレーシ ョ ン方法を使用する場合、 考慮すべき不確定要素です。 3. BUFIO ス キ ュ ー、package_skew、pcb_layout_skew、 お よ び TDQSQ の一部、TQHS はビ ッ ト 単位のキ ャ リ

ブ レーシ ョ ン方法では 0 にキ ャ リ ブ レーシ ョ ン さ れます。内部シ ン ボルの干渉お よ び ク ロ ス ト ー ク は、 動作中 の ス キ ュ ーに影響す る も のですが、 こ の解析では考慮 さ れてい ません。

読み出 し デー タ パス R 図9に、 読み出 し デー タ が ス ト ロ ーブ ド メ イ ンでキ ャ プチ ャ さ れ、ISERDES の FPGA ク ロ ッ ク ド メ イ ンで再キ ャ プチ ャ さ れ る 場合の タ イ ミ ン グ波形を示 し ます。

コ ン ト ロー ラから 読み出 し デー タ パスのイ ン タ ー フ ェ イ ス

表10に、 コ ン ト ロ ー ラ と 読み出 し デー タ パ ス間の制御信号を示 し ます。 図 9 : 読み出 し デー タ のキ ャ プ チ ャ タ イ ミ ング FPGA Clock X858_09_042606 DQS at FPGA DQ at FPGA DQS Delayed by BUFIO at IDDR DQ Captured by DQS Domain DQ Recaptured in FPGA Clock Domain DQ D1 D3 D1 D3 D1 D3 D0 D2 D0 D2 D0 D0 D1 D2 D3 D0 D1 D2 D3 D2

Input to Falling FIFO Input to Rising FIFO

表 10 : コ ン ト ロー ラ と 読み出 し デー タ パス間の信号 信号名 信号波 (ビ ッ ト) 信号の説明 メ モ phy_init_stg1_calib 1 初期化 コ ン ト ロ ー ラ か ら 読み出 し デー タ パ スへの出力。こ の信号がアサー ト さ れ る と 、 最初のキ ャ リ ブ レーシ ョ ン (ス ト ロ ーブお よ びデー タ) が完了。 アサー ト さ れてい る 場合、 デー タバ ス の読み出 し デー タ が有効。 phy_init_stg2_calib 1 初期化 コ ン ト ロ ー ラ か ら 読み出 し デー タ パ スへの出力。こ の信号がアサー ト さ れ る と 、 2 番目のキ ャ リ ブ レーシ ョ ン (読み出 し イ ネーブル) が完了。 アサー ト さ れてい る 場合、 デー タバ ス の読み出 し デー タ が有効。 phy_calib_first_calib_done 1 読み出 し デー タ パ ス か ら 初期化 コ ン ト ロ ー ラ への出力で、 ス ト ロ ーブお よ びデー タ キ ャ リ ブ レーシ ョ ンが完了 し た こ と を示す。 デー タ 、 ス ト ロ ーブ、 読み出 し イ ネー ブルがキ ャ リ ブ レー ト さ れ る と 、 ア サー ト さ れ る 。

読み出 し デー タ パス R DDR2 SDRAM デバ イ ス は、デー タ 有効信号ま たは読み出 し イ ネーブル信号をデー タ と 一緒に出力 し な いため、 読み出 し デー タ を有効にす る ためには ctrl_RdEn 信号が必要です。コ ン ト ロ ー ラ は、CAS レ イ テ ン シお よ びバース ト 長に基づ き 、 こ の読み出 し イ ネーブル信号を生成 し ます。こ の読み出 し イ ネーブ ル信号は CAS レ イ テ ン シ後にアサー ト さ れ、 一連のパ イ プ ラ イ ン レ ジ ス タ への入力 と な り ます。読み 出 し イ ネーブル信号を ISERDES 読み出 し デー タ 出力 と 揃え る ために要す る レ ジ ス タ の段数は、 キ ャ リ ブ レーシ ョ ン中に決定 さ れ ます。各デー タ バ イ ト では、 読み出 し イ ネーブル信号が 1 つ生成 さ れます。 図11に、 読み出 し イ ネーブルロ ジ ッ ク のブ ロ ッ ク 図を示 し ます。 phy_calib_second_calib_done 1 読み出 し デー タ パ ス か ら 初期化 コ ン ト ロ ー ラ か ら の出力で、 読み出 し イ ネーブルキ ャ リ ブ レーシ ョ ンが完了 し た こ と を示す。 読み出 し イ ネーブルのキ ャ リ ブ レー シ ョ ンが完了す る と 、 アサー ト さ れ る 。 こ の信号のアサー ト 後、 通常動作が開 始す る 。 ctrl_rden 1 コ ン ト ロ ー ラ か ら 読み出 し デー タ パスへの 出力で、 遅延が標準化 さ れた読み出 し イ ネーブル信号用。こ の信号は、 読み出 し デー タキ ャ プチ ャ FIFO の書 き 込み イ ネーブル と し て使用 さ れ る 。 こ の信号の波形を図10に示す。 こ れ は、 バース ト 長が 4 の場合に CAS レ イ テ ン シが 5 で、 追加レ イ テ ン シが 0 の 場合。 表 10 : コ ン ト ロー ラ と 読み出 し デー タ パス間の信号 (続き) 信号名 信号波 (ビ ッ ト) 信号の説明 メ モ 図 10 : CAS レ イ テ ン シが 5 で、 バース ト 長が 4 の場合の読み出 し イ ネーブル タ イ ミ ング Command ctrl_RdEn Generated by Controller After CAS Latency

CLK0 X858_10_042606 D0 READ D1 D2 D3 D0 D1 D2 D3 D0 D1 D2 D3 DQ at Memory Device DQS at Memory Device Delayed DQS at IDDR CLK I/P

ISERDES Q2 O/P - Read Data Rising ISERDES Q1 O/P - Read Data Falling

WrEn Delayed DQ

コ ン ト ロー ラの イ ン プ リ メ ン テーシ ョ ン R

コ ン ト ロー ラの

イ ン プ リ メ ン テー

シ ョ ン

コ ン ト ロ ー ラ には、 一度に 4 つのバン ク をオープ ンに し てお く 機能があ り ます。バン ク は、 コ ン ト ロ ー ラ に与え ら れた コ マ ン ド 順にオープ ン にな り ます。 4 つのバン ク がすでにオープ ンの と き に 5 つ目のバ ン ク がア ク セ ス さ え る と 、最初に使用 さ れたバン ク が ク ロ ーズ し 、新 し いバン ク がオープン と な り ます。 自動 リ フ レ ッ シ ュ ですべてのバン ク が ク ロ ーズ し 、 コ ン ト ロ ー ラ に コ マ ン ド が与え ら れ る と オープンに な り ます。 コ ン ト ロ ー ラ ス テー ト マシ ンは正 し いシーケ ン ス順での コ マ ン ド の発行を管理す る 一方で、 メ モ リ の タ イ ミ ン グ要件を決定 し ます。 図12お よ び次のセ ク シ ョ ンでは、コ ン ト ロ ー ラ ス テー ト マシ ンの さ ま ざ ま な ス テー ト について説明 し ます。 メ モ リ への コ マ ン ド 発行前、 コ ン ト ロ ー ラ は次の よ う な状態にあ り ます。 1. コ ン ト ロ ー ラ が FIFO 内のア ド レ ス をデ コ ー ド し ます。

メ モ : ア ド レ ス FIFO は FWFT (First-Word-Fall-Through) モー ド です。こ のモー ド では、FIFO に 書 き 込まれた最初のア ド レ ス が FIFO の出力に現れます。 2. 該当バン ク の行がオープンでない場合、 コ ン ト ロ ー ラ は こ れを オープンに し ます。オープン なバン ク の別の行にア ク セ ス があ っ た場合、 コ ン ト ロ ー ラ は こ の行を ク ロ ーズに し 、 新た な行を オープ ン に し ます。 バン ク をオープンに し た後、 コ ン ト ロ ー ラ は読み出 し/書 き 込みス テー ト に移行 し ます。 3. コ ン ト ロ ー ラ が書 き 込みス テー ト にな っ た後に読み出 し コ マ ン ド を受け取 る と 、 読み出 し コ マ ン ド の発行前に write_to_read 時間待機 し ます。同様に、 読み出 し ス テー ト の と き に コ マ ン ド ロ ジ ッ ク ブ ロ ッ ク か ら 書 き 込み コ マ ン ド を与え ら れ る と 、 書 き 込み コ マ ン ド ン の発行前に read_to_write 時 間待機 し ます。ま た、 読み出 し ま たは書 き 込みス テー ト で、 コ ン ト ロ ー ラ は次のア ド レ ス を取得す る ためにア ド レ ス FIFO への読み出 し イ ネーブルを アサー ト し ます。 4. コ マ ン ド は DDR2 メ モ リ への発行前に、 ア ド レ ス信号 と 同期す る ためパ イ プ ラ イ ン化 さ れます。 図 11 : 読み出 し イ ネーブル ロ ジ ッ ク

CLK0

ctrl_RdEn

WrEn

Write Enable to

Read Data FIFOs

Number of Registers

Determined During

Calibration

リ フ ァ レ ン スデザイ ン

R

リ フ ァ レ ン ス

デザイ ン

Virtex-5 DDR2 SDRAM メ モ リ コ ン ト ロ ー ラ の リ フ ァ レ ン ス デザ イ ン は、MIG (Memory Interface Generator) ツールに含まれてい ます。ま た、こ の ツールはザ イ リ ン ク ス CORE GeneratorTMソ フ ト ウ ェ アに統合 さ れてい ます。最新バージ ョ ンのデザ イ ンは、次の URL のザ イ リ ン ク ス ウ ェ ブサ イ ト か ら IP ア ッ プデー ト を ダ ウ ン ロ ー ド し て く だ さ い。 http://japan.xilinx.com/xlnx/xil_sw_updates_home.jsp 図 12 : DDR2 コ ン ト ロー ラ ス テー ト マシ ン

Burst

Write

Write Bank

Conf

Write Wait

Precharge

Precharge

Wait

Auto

Refresh

Auto

Refresh Wait

Idle

rst || ~phy_init_done

cmd

Active

Active

Wait

conflict conflict wr wr wr rd rd rd rd || conflict conflict conflict

Burst_Read

Read_Wait

Read Wait

Conf

Command

Wait Conf

Command

Wait

wr || conflict X858_16_041806 auto refresh rd

リ フ ァ レ ン スデザイ ンの使用 リ ソ ース数 R

リ フ ァ レ ン ス

デザ

イ ンの使用 リ ソ ー

ス数

表11に、64-ビ ッ ト イ ン タ ーフ ェ イ ス での リ ソ ース使用数を示 し ます。 こ れには、 物理層、 コ ン ト ロ ー ラ 、 ユーザーイ ン タ ーフ ェ イ ス、 お よ び合成可能なテ ス ト ベンチが含まれます。

ま と め

こ のア プ リ ケーシ ョ ン ノ ー ト では、DDR2 SDRAM コ ン ト ロ ー ラ お よ び SERDES を使用す る デー タ キ ャ プチ ャ 方法に よ っ て、高性能な メ モ リ イ ン タ ーフ ェ イ ス に大 き なマージ ンが与え ら れ る こ と を説明 し ま し た。こ の高いマージ ンは、 デー タ を DQS ド メ イ ン でキ ャ プチ ャ し 、ISERDES で FPGA ク ロ ッ ク ド メ イ ンへ転送す る こ と で実現 さ れます。

改訂履歴

次の表に、 こ の文書の改訂履歴を示 し ます。 表 11 : 64 ビ ッ ト イ ン タ ー フ ェ イ スの リ ソ ース使用数 リ ソ ース 使用数 メ モ ス ラ イ ス

2118

コ ン ト ロ ー ラ 、 合成可能な テ ス ト ベンチ、 ユーザー イ ン タ ー フ ェ イ ス を含む。

BUFG

4

IDELAY

ブ ロ ッ ク の

200MHz

リ フ ァ レ ン ス ク ロ ッ ク 用の

BUFG

を含む。

BUFIO

8

イ ン タ ーフ ェ イ ス での ス ト ロ ーブ と 同数。

DCM

1

-メ モ リ デバ イ ス

1

XC5VLX50

が

MT9HTF6472Y-667B3

と イ ン タ ーフ ェ イ ス。 日付 バージ ョ ン 内容 2006/05/12 1.0 初版 リ リ ース 2007/01/09 1.1 リ フ ァ レ ン スデザ イ ンへの リ ン ク を更新