九州大学学術情報リポジトリ

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Kyushu University Institutional Repository

画像用並列形A/D変換器の高精度化と高速化に関する 研究

井上, 道弘

https://doi.org/10.11501/3065580

出版情報：Kyushu University, 1992, 博士（工学）, 論文博士 バージョン：

権利関係：

3. 3 ダイナミック精度に関する考察 したがって、変換誤差をδ(LSB)とするとアパーチャ誤差は、

実使用上でのA/D変換器の直線性は、高周波動作でのダイナミックな(動的な)直線 性でなければ意味がない[12 J。 前項で検討したスタティ ック精度(静的精度)が高速変 換クロック及び高周波入力帯域においても保持されていれば問題ないが、通常、 変換速 度及び入力周波数が高くなるにつれて精度が劣化する。 その主な原因としては、(1 )入 力アナログ信号の配線遅延[13][14J、 (2)コンパレータにおけるサンプリング・クロッ クの漏洩[[5J[16J、 (3)デコーダでのグリッチの発生[[ 7 J、の3点が挙げられる。 本項 では、 まず、ダイナミック特性の基本として、 特にアパーチャ時間の誤差(以下アパー

チャ誤差とする)について考察し、ついでダイナミック精度をより明らかにするために その評価内容及び評価法について論じ、 その後、ダイナミック精度の劣化原因について 考察する。

δ

t a (3-15)

2N ・ π・f ・cos φ

と表わされる[1 8 J。 ただし、(3-15)式はフルスケール入力の場合である。 図317に変換 エラーとアパ チャ誤差との関係を表わす。

3. 3. 2 ダイナミック精度の評価

( 1 ) 単調性評価

3. 3. 1 アパ チャ誤差

ダイナミック精度の評価としてまず考えなければならないのは、 単調性の問題である。

スタティ ックな非直線性では、この問題は発生しないが、 高周波入力でのダイナミック な微分非直線性誤差 が大きくなると、 単調性(モノトニシティ )が劣化する。 図3-18 はその例である。 正しい変換においては、 入力とともに変換出力はは増加すべきである が、A点においては増加せず、B点においてはむしろ減少している。 このような場合、

映像信号を変換すると、 映像の明るさが徐々に変化している場合、不自然な縞模様となっ て現れる。 この単調性が大きく崩れ、B点における溝が数ビット分発生するものがグリッ チと呼ばれる。 バイナリ・コードに変換する並列形A/D変換器においては、 “1 " から

“0" もしくは “0" から “1 " に変わる桁が多い上位ビットのスイッチングポイン トで発生する場合ほど、 グリッチは大きなものとなりやすい。

A/D変換器は理想的には、 最高標本化周波数の1/2のいわゆるナイキスト限界周波数 まで信号入力が可能 で、 完全にエラーなく変換されることが必要である が、 現実のA/D 変換器は最高標本化周波数でサンプリング動作を行った時、アナログ入力信号が低周波 数の場合とナイキスト限界に近い場合とではその変換精度にかなりの違いが現れる[18Jo

これは、サンプル・ ホールド回路におけるアパーチャ・ ジッタと同僚の不確定性が各 コンパレ タ聞のサンプル・タ イミングのばらつきとして存在するためである。 高周波 信号入力時における変換誤差とアパーチャ誤差の関係は以下に述べるようになる。 今、

正弦波信号 sin (ωt +φ)、ω=2 πfがA/D変換器で変換された時の出力信号は 量子化のステップであるLSBで表わすと次式のようになる。

( 2 ) スベクトル評価 V(LSB)= 2N J ・sin (ωt +φ) (3-13)

(3-13)式の両辺を時間tで微分すれば、 サンプル・タ イミングが揺らいだときの変換 誤差を求めることができる。

A/D変換の最初の動作はサンプリング(標本化)であり、並列形以外の場合はサンプ ル・アンド・ホールド回路を介してA/D変換を行うが、並列形A/D変換器は、 それ自身

がサンプル・アンド・ホールド機能を有しているために通常、前段のサンプル・ アンド・

ホールド回路を 必要としない。 しかしながら、この場合でもサンプリング動作には変わ H(LSB) 2N π・f _• cos φ .lIt (3 14)

-44- ^{A斗ゐ F「υ}

正弦波の8ピットAρ変換後の再生信号スペクトル

正弦波周波数: lMHZ

サンプリング周波数: 14MHZ

2次、 3次高調波は基本波に対し・50DBである

47 -

波調 高

次lllv

司、d 波 調114 宜向 次 司4

基本波

図3・19 8 ピットの場合の変換誤差とアパーチャ誤差との関係

1 000

F 』

(ps)

正しし1変換コード一一軒

アパーチャ誤差

アナログ入力電圧

直線性における単調伯

100

-46-

\\1・:;

A

lき[3-18 図3-17

0.1 10

A皐||i L|

nR司ムご明治」、・パ爪 (∞ωJ)

州間続副将刷附

f� =(m+l)・fs-f 1 (2m十1)・fs/2<f 1 <(m+ 1)・fs (m=O. t. 2，……)

、、，ノ円Ftl 円ぺU〆't、

S/NQ (dB) _{= -} 10 log 10(2/3・2 2N) (3-18) りなく、 一般的なサンプリング定理[ 19 Jが適用される。 サンプリング定理によれば・、 連

続信号の標本化の周波数がナイキスト周波数ωN より低い場合には、 標本化して得た離 散信号から元の連続信号を再現することはできない。 離散信号のフ リエ変換は連続信 号のフーリエ変換をくり返し、 シフトして重ね合わせたものとなり、 この重ね合わせの

起こる現象はエイリアス(折り返し現象)と呼ばれている[19 J。 正しいA/D変換を行う には前提として、 折り返し雑音が現れないことが必要である。 入力信号周波数をfl と し、 A/D変換後の周波数をし とすると両者の関係は次式で表わせる。

f2 =fl -m'f8 m'fs<f 1 <(2m+l)・f8/2 (3 16)

A/D変換器におけるS/N比における雑音は、 主に量子化雑音を表わす。 したがって、

この場合は通常のS/N比と区別するために、 S/NQ で表わされる。 量子化雑音はA/D変 換器の有限の分解能によって生じる離散的な出力特性の歪みであり、 いわゆる出力がス テップ状になることにより発生する雑音である。 したがって、 その周波数成分は非常に 高く、 それだけであれば、 A/D変換器の信号周波数帯域に比べ、 十分高周波であるため にフィルターで除去でき、 問題とはならないが、 折り返し雑音として、 信号帯域内に落

ちてくるために問題となる。

rms で表わしたS/れ はA.Gershoの研究等[20J[21 ][22Jで、次式で表わされることが 示されている。

ここで、 fsはサンプリング周波数である。

これらの式からわかるように、 折り返し雑音の発生を防止するには、 原則としては、

前置フィルタを設けることが効果的であるが、 これだけでは十分ではない。 特に問題と なるのはフィルタを設けた後のA/D変換器の入力駆動回路での高調波歪みの発生である。

特に並列形A/D変換器は入力容量が大きく、 高調波歪みを発生しやすい。 したがって、

これを防ぐ手段として、 少なくとも、 第2 、 第3 高調波よりも、fs/2を高くして、 折り 返し雑音の発生を極力押さえることが、 高精度のA/D変換を行うにあたって重要な要素 となる。

図3-19は1MHz の正弦波信号を14MHz のサンプリングクロックで、 並列形A/D変換器 によりA/D変換した後、 さらにD/A変換器によりアナ ログ信号に再生したスペクトラム の一例である。 この例では、 第2次、 第3次高調波とも約- 50dB程発生しているが、

fs/2が第2次、 第3次高調波よりも十分高いために折り返し成分は発生していない。

ここで、 Nは分解能である。

ただし、(3-18)式は入力信号振幅がA/D変換器のフルダイナミックレンジと一致する 場合である。 通常は入力信号振幅はフルダイナミックレンジ以下であり、 入力信号振幅 が減少するにつれ、 比例してS/NQ は低下する。

また、(3-18)式は、 量子化による雑音成分のみ考慮しており、 前述のアパーチャ誤差 による雑音を考慮していない。 アパーチャ誤差による雑音を考慮すると、

S/N(.) (dB)=- 10 log 10 {2/3 ・2 之N+ (2πf ・ t a)2} (3-19)

( 3 ) 量子化雑音評価

となる。 したがって、 この式に測定したS/NQ を代入して Nを求めると、 それが高周波 入力時の有効分解能となる。

図3-20にt a をパラメータとしたときの入力信号周波数とS/NQ の関係を示す。

S/NQ の測定は、 DFT法(離散的フーリエ変換法)を用いて可能であるが、 高速メモリ

や演算のためのプロセッサを必要とする。 一方簡単に行うにはD/A変換器を用いてアナ ログ信号に戻した後、 スペクトラム ・ アナ ライザを用いて図3-19に示すようなスペクト ルを測定し、 単一周波数信号と雑音の比をとれば良い。 本研究における量子化雑音測定 はこの方法で行った。 ただしこの時D/A変換器の非直線歪みや雑音が併せて測定される ため、 被測定のA/D変換器に比べて十分高精度である12ビットのD/A変換器を用いて測 定を行った。

A/D変換器において高分解能化を行うことは、 高S/N比を得るためである。 したがっ て、S/N比特性は、 ダイナミック精度評価の重要な項目であり、 A/D変換器の動特性を 比較的正確に定量化できる評価法である。

48 _{-_} -49

ビート法による高周波特性評価

( 4 )

単調性評価の項で述べたように、 並列形A/D変換器は入力信号周波数が高くなるにつ し ついにはクリッチのような大きなエラーを発生する。

れて誤差を発生しやすくなり、

グリッチはパルス状でエネルギ が小さいので S/れ はあまり劣化しないが、 明 白点や黒点が発生することになり、

らかに変換エラーであり、 画像処理に用いた場合、

A/D変換器としては、 大きな問題である。

筆者等の研究以前、 高周波入力に対する変換特性の評価法としては、 前述のDFT法、

ヒストグラム法等によるS/N 評価や映像分野特有の評価法であるDGCdiffcrcntial gain ) 、 DP(diffcrcntia1 phasc)等いわゆるマクロ的評価法がM.Ncil等の研究[23J[2�Jを初

しかし、 並列形A/D変換器の設計、 評価に必要な個々のコン めとして提案されていた。

(尚司)ヴZ\∞

40

タに対応した特性を評価することはできなかった。 筆者らはこの問題を解決する ノぞレ

ために、 新たに高周波に対する変換特性の評価法を提案した[13]。

t a ニ20ps

図3 21に評価システムの概要を示すo A/D変換器の入力にシグナル ・ ジェネレ タ出 t a =50ps

ta =100ps 方 サンプリングノ.::}レスはシグナノレ ・ ジェネレー

力からの低歪みの正弦波を入力し、

2つの信号は位

タと位相をロックしたパルス ・ ジェネレータからのパルスを入力する。

この状態で互いの位相をA タは一定に保たれる。

相がロックされているので、 出力デ

30 φ五IJみでずらしていけば出力デ タは正弦波を発生する。 さらにコンピュータにより計

100 50

25 10

2.5 5 1.0

算し、 作成した理想的正弦波と得られたデータとの差を求めると、 高周波入力信号に対

(MHz) アナログ入力信号周波数

する変換誤差が明らかになる。 すなわちこの評価法で、 高周波入力時での全コンパレー この評価法をベ スにしてD/A変換器を用い ることにより、 直視的に高周波変換波形を観察するビート試験法を実現できる。

ビート法は、 通常、 A/D変換器の標本化周波数からわずかにずらした周波数の 従来、

この時2 つの周波数の差は、 連続するサンプル問で出力コードが1 正弦波を入力する。

この時の再生波形はサンプル周 LSB以内に納まるように選ぶ。 変換が理想的であれば‘、

しか 波数と入力信号周波数の差の周波数、 すなわちビート周波数を持つ正弦波になる。

この方法では、 標本化周波数が実際の最高周波数の1/2 までしか試験できな しながら、

そこで、 本研究においては、 図3-22に示すように、 入力周波数は標本化周波数の し、。

50 かし、

また、

タの状態を一挙にチェックできる。

8ビットの場-合のアナログ人)J 1"， j. �J. h'iJ波数とS/NQのl剥係 アパーチャ訟は::(ta)により大きく変化する

!文13-20

からわずかにずらして、 fs /n 十Hとし、

�4に設定する) (n は整数で通常2

I/n

D/A変換器の標本化周波数をA/D変換器のI/n にして、 再生する}j法を提案し[18 ]、 用 アナログ入 ト試験が可能である。

こうすることにより、 実用に近い状態でのビ 力信号周波数をfin

し、fこ。

ト法による変換の関係は、 次式で表わされる。

ビ とすると

ハU「hυ _-51-

シンセサイズド| 正弦波 信号発生器

位相ロック サンプリング・ パルス シンセサイズド

信号発生器

位相制御 コントローラ

図3-21 高周波変換誤差測定法の構成

シンセサイズド 信号発生器

fs/n+ムf

シンセサイズドI

パルス発生器

図3-22 ビート試験法の棒成

-52

ディジタル・

データ ( 1/n)

オッシロスコープ

fin

fin=fs/n:!: H ， llf (3-20)

n. 2叫

( 5

以上、 考察したように、 A/D変換器のダイナミック精度の評価においては複数の項目 を評価して特性全体を把握する必要があり、 そのためいくつかの方法を組み合わせるこ とになる。 また、 映像用の場合はこれらの評価法の他にも、 映像信号特有の評価法であ るDGとDPを項目として加えるべきである[24J。 一方、 我々が提案した新しいビート法は 実使用周波数領域で高周波エラーを確実に検出でき、 S/N(! の評価と組み合わせればか なり正確に並列形A/D変換器のダイナミック特性の評価が可能であるこ とが分かった。

3. 3. 3 信号遅延がダイナミック精度に与える影響

並列形A/D変換器で高周波信号を忠実に変換しようとする場合、 各コンパレ タに印

加されるアナログ入力信号及びサンプリング・ クロックの位相ずれの問題を考えなけれ ばならない。 アナログ入力信号とサンプリング・ クロック信号との間に位相のずれがあ ると、 ダイナミック精度が低下するが、 その原因は第1は入力信号とクロックの配線遅

延[13 ]であり、 第2はコンパレータの駆動電流の変動によるサンプリング・ タイミング

の遅れ差である。

( 1

( 1 - 1 )理論的考察

まず、 入力信号とサンプリング・ クロックの配線による遅延の影響について考察する。

並列形A/D変換LSIにおいて、 2N 個のコンパレータは、 図3-3に示した折り返しパタ

ーンの基準抵抗列に添って配置される。 したがって、 複数の列に分割配置されたコンパ レータの列毎に、 アナログ入力信号とサンプリング ・ クロック信号が駆動されるのがレ

53

v " (t) I H (jω) I cos{ωt +φ(ω) ^} ( 3-21)

クロック ・ パルス(同方向駆動) クロック ・ パルス(逆方向駆動)

品 回 a出 告 民 - 出

ー ・ 寸九い 『� -、ー' ;

dァ

イアウト上最も効率的である。 図3-23に示すように、並列配置されたコンパレータのア ナログ入力端子に入力信号が、配線の抵抗を介して、順に入力される。 他方、コンパレ ータ列のクロ ック信号入力端子にサンプリング ・ クロ ックが、同様に配線抵抗を介して 印加される。 したがって、アナログ入力、サンプリング・ クロ ック共、分布RC回路と考 えられる。

いまRC積分回路に正弦波信号cosωtを加えた場合の出力は

内JF叫 p::: �

アナログ信号

と表わされる[25J。

一方RC積分回路の振幅と位相の周波数特性は次式で表わせる。

以13-23

アナログイ三 号両日料!とクロックイ三号閉じ紋の分布R Clrlj路

I H (jω)

j1+(

F了2 j

(3-22)

Vcc どH (jω) =φ(ω) tan I(ωR C n ₂ )

CBC�

J

、

CBE __ 会

tan ₁ (ω/ω。) (3-23)

二Ccs

v

sub

ここで， ω。 =1 / R Cn2 (3-24)

(3-22)(3 23)(3-24)式において、Rはコンパレータ1個あたりの配線抵抗 、Cはコン パレ タ1個あたりの配線容量とコンパレータの入力容量の和、n は配線に接続されて いるコンパレータの数である。 一方、加えられる信号の周波数は、RC積分回路の時定数 の逆数11R C n2 に比べると十分低く、ω《ω。が成り立っとすると、近似的に次式の ようになる。

-VEE _ゆ(ω) tan ₁ (ω/ω。) :::: ω/ω。 (3-25)

[文13-24 JC草川竹中11\1(1)路の)f�:本JI;

- 54 にJ 「hu

v 0 ( t) :::: I H (jω) I cos (ωt -ω/ω。

= I H (jω) I cos ω(t - R C n2

= I H (jω) I cos ω(t - _r p )

C" 0

で了 こ

(1 m)[!+ RJ _m (3-31)

(3-26)

となり、 入力信号の周波数が時定数の逆数に比べて十分低い場合は、 入力信号の周波数 のいかんにかかわらず

と近似的に表わされる[26J。 ここで、 Rは Rcþが接合にかかる最大の逆ノ〈イアス電圧と 等しくなるようにする係数である。 なお、 ゅはビルトインポテンシャルである。 またm はPN接合の状態で決まる定数で、 通常0.3 --0.5であるが、 階段接合の場合はO.5であ ることが知られている。 差動回路の場合ベース ・ エミッタ聞は順ノくイアス、 べ ス ・ コ

レクタ聞は数Vの逆ノくイアスとなり、 R.W. Dutton[26Jの計算によれば、

τド - R C n2 (3 27)

C" Eこ2C，JE だけの時間遅れが生じる。

抵抗Rと容量Cは次式で表わされる。

(3-32a)

C.)(・::::O. 83 CJ C (3-32b)

R =ρぉL / W (3 28 )

となり、 したがってトータルの入力容量は

C CfI + Cr.

C，，，= 2 CJE +0.83 C.Jc + CDE+ CDC

一κ。入・ ε() ・ L _• W / toミ+ C1 (3-33 )

(3-29)

となる。 一方、 入力回路にエミッタホロアを挿入した場合はエミッタ電位がベース電位 に連動するので、 ベース・コレクタ間容量のみとなり、

ここでρ日 は配線のシート抵抗、Lは配線の単位セクションあたりの長さ、Wは配線幅、

CI( は抵抗自身が持つ基板との間の容量、 κ() x tま配線薄膜と基板間の絶縁体の比誘電率、

ε。 は真空中の誘電率、 Cし は負荷容量である。 いま、 この負荷容量は主にコンパレ タの入力端子側から見たときのトランジスタの各接合容量から成る入力容量であり、 コ

ンパレータの基本形である図3-23に示すような差動増幅回路の入力容量は次式で表わさ れる。

Cin=0.83 CJ _じ十 CI)ぐ (3-34)

である。 ここで、 さらに その他の配線容量、 たとえば入力信号配線から各コンパレ ータに導入するための配線容量をCw とすると、

C，，， = CIl1・+ CB， C目JE + C，】F+ C.)( 十C，)(. (3 30)

CI. Ci" + Cw (3-35)

ここで C，) I・、 C，，(.はそれぞれバイアス電圧が印加されたときの平均のベース・エミッタ 兜乏層容量とベース・コレクタ空乏層容量である。 また、 CI>仁、 C"，は各々ベース・エ ミッタ間およびベース ・ コレクタ間拡散容量であり、 CJIト、 C，，(，はベ ス ・ エミッタ問 およびベース・コレクタ聞のトータルの容量である。 一方、PN接合空乏層容量は零バイ

アス時の容量をCJりとすれば、、

であるから、 遅延時間は差動回路直接入力の場合は

τぃ =ρぉ n2 {lCox・ ε0 ・ L<! / t " x + (C B ，.: + C B (' + C W ) ・L/W}

(3 36) エミッタホロア入力の場合

円hURU -57-

N =32 Th =lpm

l =120μm Ps =25mQ

200

(3-37)

•

Cw ) L2 /t()ミ+( CI1(' +

I IC 0"・ ε。

-ρ日 n-

τE・

となる。

シミュレーションと実験結果 ( 1 2)

(3 36)、(3-37)式から計算した配線の線幅と信号遅延との関係を図3 25、 図3-26に示 n 150

(256 個)を8列に分割した場合に相当する す。図3-25は8ビットの全コンパレータ

とした時の計 μm

lμm、 単位あたりの配線長2を[20

=32の場合で、 配線の膜厚Thを

タとしたときの結果 また、 図3-26は差動直接入力の場合で nをパラメ

算結果である。

タ間の遅延とサンプリングのタイ

(ω丘)

である。(3 36)、(3-37)式から入力信号のコンパレ

できるだけ -�IJに配置するコン したがって、

の2乗に比例して、 増加する。

ミングはn

差動直接入力

100

E蛍叫問削問山叩帆}

σ〉

のチップサイズの制限を受け、

n の数を決定せざるを得ない。

(図3-[7参照)、 変換誤 一方、 前節で述べた変換誤差とアパ チャ変動との関係から

8ビットで変換信号周波数が5MHzのときに (士O.5LSB)以下に納めるには、

差を1 LSB

チャ変動を抑 50

8ビット、 511Hzの場合で n-32で配線幅 4μm 以上のアルミ 8ビット、 2011Hz 及び:5MHzでも[0ビットになる 配線が必要であることが分かる。また、

あるいは数10μm幅のアルミ配線を必要とする。

n = 16とするか、

と、

このことから、 筆者らが実際に設計・作製した最高入力信号周波数511Hzで・最高標本化

0 0

8ビットA/D変換LSI[4H27Jでは n= 32とし 周波数30MHz を目標とした画像信号帯域の

8 6 ア

5 3 4

たが、 最高入力信号周波数3011Hz で最高標本化周波数[20.!lHzを目原とした高品位画像対 2

(μm)

では n= 16として高精度化を図った。 一方、 最高

配線の幅

応の超高速8ビットA/D変換LSI[15 ]

入力信号周波数511Hzで-最高標本化周波数20MHz 画像信号帯域の10ビットA/D変換しSI

信号遅延!昨日jの配線幅依存性

(コンパレータの入力回路方式による差)

�13・25

レイアウトを考慮して n=

コンパレータの数が全体で1024個にも及ぶため、

では、

[ 9 J

59 - 64とし、 配線幅を30μ田 に設定したが、 最高入力周波数近くで十分なダイナミック精度

58- を確保するには至っていない。

では列数が多くなりすぎて、 LSI したがって、 最終的にはLSI

のときに31ps以下にアパ 124ps 、 10ビット511Hzならびに8ビット2011Hz

える必要がある。このため

タ数を少なくすることが望ましいが、 4や8 レイアウトが困難である。

ノぐレ

九=lMHz 一 一一 |一一一|一一上 一一一

@ 2 3 4

- 2

可】 (∞ωJ) 州問味川想議個以市

(a) N:同一信号線上の

コンパレータ数

Th

= 111m

l

=12011m

Ps

= 25m!1

400

3α3

(的立)

直営対酬別府胆

コンパレータ番号

256

コンパレータ番号

8 7 5 6

3 4 2

8ピットA!D変換おの信号配線遅延を考慮した高刷波

非直線性誤差 のシミュレ ーション (逆方向クロック駆動) (a)

(b)

-61

fin= 5MHz

吋‘J】

N=32

192 224 160 128

64 96 32 -4

8 N =16

。

。

区13-27

m μ'

信号遅延時間の配線幅依存性

(同一配線上のコンパレータ数による差)

-60-

4

3

8

配線の幅

図3-26

2

� 縦 割

‘尚長

岡 告本

(∞ω」)

b

N=64 200

100

む=lMHz

l目.日

9.9

&.0

(∞ω」)

相腕組繋価株

てr

刊

包

• •

••

••

• •

• •

•

•

• • • ハJ

再生信号波形

寸凶 ω山川

れjC1"I

α1 れ』

二.L

-nR司ム「Nmhャ恥

25ゐ

一一一.--_�" 一一一一

ーー-.... _-ー・田園ーー_'-ーーーー四一ー'₃₂ ーーーー._-一一

_ 1

64 96

一両 面一一寸志。

".0

-1日.目

。

-2.0 2.匂

-".0

-6.0

-0.0

(∞ω」) 制税制ヤ零細株

(a)

コンパレータ番号

一一^一

一 一一一

10.自

マT

360

日.0

川一方向クロック駆動プJ式による高周波信号科生波712と変換訟送

分f伴能:8ピット

サンプリング周波数: 120MHz 入力正弦波刷波数: 20MHz

(度)

180

入 力 信号 位 相

1三、

。

図3-29

一一一一・』ー一一一一-一

一

一一^一一一一

一一一

一一一一 一 一一 ・ ー 一一 一 一 ・一

一一

S.9

� .臼

2.日

ーと.lJ

-1.日

-0.0

(∞ω」)

:}+何

回〈

担、議個以怖

(b)

一一一一 一一

一 一

一一一一

一 一 一一 一 一一一

』 一一._.._一今一-一一一.一

3泊2 6伺4 96 Iロ28 1凶6ωo 19句2 一2支訊えr一一.一一-一-一 豆3弘⁶

コンパレータ番号

ー日.臼

-1日.目

。

8ピットAID変換探の高周波非直線性誤差の�il!lJ (辺1i

(a) fin二1 MHz (b) fin=5MHz

図

2 8

-63-

内ノ臼月hU

また、図3 23に示すように、入力信号とサンプリング ・ クロ ックの駆動方向は同ー方 向(forward dircction )と逆方向(rcvcrsc dircction )の2種類が考えられる。 逆

}j向駆動万式は入力信号とサンプリング ・ クロ ックの遅延差が最大になり、 好ましくな いといえる。 これに対し、同一方向駆動方式は、 互いの遅延を相殺する方向に働き、タ イナミック誤差を少なくすることが可能である。 図3-27は逆方向駆動方式で、 n -32で 設計した 8ビットA/D変換LSIについては-37)式で計算した遅延時間を用いてシミュレ ションを行った高周波信号入力時の積分非直線誤差の計算結果である。 ρぉ =30 m Q、

中l貯

L 120μm 、 W 4μm 、 t"" = 1μm とした。 図の(a)はアナログ入力信号が I!1Hz、

(b)は5MHzの場合である。 360度の全位相の正弦波を入力しているために一つのコンパ レ タで電圧上昇時と下降時の2回の変換をしており、2本の線であらわされている。

この結果、非直線性誤差はアナログ入力信号がlMHzでは::tO. I LSB程度であるが、5MHzで は十0.8LSBとかなり大きくなることが分かる。

図3-28は試作したA/D変換器の実測結果で、全体の大きなうねり、すなわち積分非直 線性誤差は図3-27のシミュレーション結果と良い一致が見られる。 なお図3 28において、

細かい凹凸は各コンパレ タ毎に発生する微分非直線性誤差である。 図3 29は同一方向 駆動方式を採用した最高標本化周波数120)JHzのA/D変換器[15 Jにおいて、20削Iz の正弦 波を変換したディジタル値をコンビュータによってアナログ値に再現した波形と変換誤 差を示したものである。 このLSIでは、 n = 16とした。 その結果、入力周波数が20MHz という高周波信号変換においても信号遅延による非直線性誤差は+ 2LSB以内に収まって

(a)

NU側、寝込入小れ

いる。

eD

( 2

)電源電位変動によるアパーチャ誤差

RPL RPL:

す7T

↓6.V

( 2 1

)理論的考察

コンパレータ位置

コンパレ【タの電源線はアルミ配線で形成され、 その抵抗は極めて小さいが、電源線 の電圧降下による電源電位の変動が、各コンパレータの動作電流に変化を与え、その結 果サンプリングのタイミングが変動することを考慮しなければならない。 コンパレータ におけるサンプリングのタイミングの変化はサンプリング ・ クU ックの遅延と等価であ る。 並列形A/D変換器では、 図3 30(a)示すようにコンパレータが電源線に接続されて いる。 いま、コンパレ タの駆動電流をし 、電源配線の単位長さ当たりの抵抗を仏l

図3-30 コンパレータの電源電位変動を説明する図

64- -65

，H 0 = A V E ，.: / ^{R ，.: (3-43)} とし、各コンパレ タの駆動電流の変動分 Ho をA1u _� 10 と仮定すれば、電源電位

(ここではグランド電位)の降下は、電源が一端で供給されている場合には、次 式で表 わされる。

ここで、κは電流の変動によるサンプリング ・タイミング変動の感度である。 いま、コ ンパレータの駆動電流を設定するエミッタ直列抵抗をRド とすると

Iり . R 1"

AVF卜(r)= 2 (n(n+l)一(n-r)(n-r +I)} (3-38)

ここでr はコンパレータの順番でr=1， 2.…nである。

(3 38)式において、r = nのときAV，.: Fは最大となり、

である。 したがって、(3-39)、(3-41)式から電源線の抵抗によるコンパレータのサンプ リング(標本化)タイミングの変動は次のように表わすことができる。

電源電圧をコンパレータ列の一端から供給する場合、

I 0 ・R"，

AV，・，.' max = n (n + 1) 2

』 τl'

κ . R 1" ・Il(n + 1)

2 RE (3-44)

(3-39)

電源電圧をコンパレータ列の両端から供給する場合、

である。

また、図3-30(a)に破線で示すように、コンパレータ列の両側から電源を供給する場 合は電源線の電圧変化は、コンパレータの入力電流による基準電圧のオフセットと同様 であり、(3 6) 式から

κ . R ^l' ，.・ n<!

h τp

8 R，.

(3-45)

となる。

I0 ・R，・1

A V ，.'[.; ( r ) ( n -^{r ) r}

2

(2 -2)実験結果と考察 (3 40)

が得られる。 このケ スでは、r ₌ n/2 でAV，. ，は最大であり、

8 (3 41)

図3-31は、(3 45)式において、κ = 20ps/ 1掘とおいて計賞した結果と故意にコンパレ タの駆動電流を変化させてhτド を実測した結果とを示したものである。 電流変動の 少ない領域では良く一致しているが、Al 0 /1。 を大きくすると実測と計算結果がずれ始 めるのは、計算過程でのA10 豆10 の仮定が影響し始めるものと考えられる。

以上の検討から得られたκと (3-41)式を用いて、電源線の抵抗によるコンパレータの サンプリング(標本化)タイミングの変動 自 τい を計算すると図3-32のようになる。

この結果から、8ビットのA/D変換器で入力周波数20MHz 、精度1LSBを確保するには、

n = 32の場合で 20m Q以下、n-16の場合は 90m Q以下の単位セクションあたりの長さ の電源配線抵抗に収めなければならないことがわかる。 したがって、通常LS1に用いる 電源配線はアルミ薄膜であり、膜厚lμm としたときのシ ト抵抗は約30m Qであるか

Ju n -

nku • U YEA

AV，.トmax

となり、一端のみの供給に比べて1/4 にすることができる。 図3-30(b)に電源電位の変 動を模式的に示す。

次にコンパレータのサンプリングのタイミング変動は、駆動電流の変化に比例すると 考えられるから、次 式で表わすことができる。

A 7: p -κ ・ALI / ^{1 【} (3-42)}

-66- ハhu ウi

計算値

fìn=5MHz _1LSB 300

X GI1=iohIHZ1L旬

、

\ \\N=32

-. _._._._._. ，^{-'-'ーーー ー一ー一ー一一一一ー}

50ト \、 fìnニ20MHz _1LSB

、、、

._._.ー-ー・ー・ー・ー・ー・司・・ー._._._._.ー‘_.一一一一一一一一一一ーー匂ーーーーー ー・ー・ー・ー・ー・ー・ー-一一一一一一一一一

0.5

2

測定値

(ωC)

丘い寸 (20 _ps /1 %) 200

，、，』cω ，.a、.... 、

旦150 い 寸

100

Ps = 30mn

L = 150ドm

1 = 300ドA

1;;(13・31 コンパレータの駆動電流変動とサンプリング ・ タイミング変動の関係

100

グランド線の幅 (μm)

-・-・・..句.-・・ -・ーーー_ N=16

。

以13-32 コンパレータのグランド級幅とサンプリング ・ タイミンク'変動の関係

-68- ^{ハhu ハ同J}

の極めて太い配線を必要とすることになる。 電源線の ら、 電源配線にはL/Wで0.6

単位セクショ ンあたりの長さはコンパレータのレイアウトの幅で決まり、 およそ100

�

μm 以上にしなければならない。

200μm であるから、 配線幅も100

以上の考察結果から、 並列形A/D変換器においては、 高周波入力時にアナログ信号お

R=0.3 n 15

10

余以干刷mvh雌Q凶MW州柑榊 〈〉 E) 一語εM 〉 一

コンパレータの電源配線の抵抗に よる電圧降下で発生するサンプリング時間のコンパレータ間変動も精度の劣化に大きく

サンプリング・ クロックの漏洩によるダイナミック精度の劣化

よびサンプリング・ クロックの配線遅延のみならず、

影響を与えることが分かる。

4 3.

3.

J.G.Pctcrson等[28Jによって開発された初の本略的並列形A/D変換しSI以米、 並列形 5

A/D変化器のコンパレータは、 高集積化、 低消費電力化のために比較増幅同路とラッチ この間路形式の 回路を同一回路で兼用する図3-8に示すような回路形式が主流である。

サンプリング・ クロック信号が切り換わる時にトランジスタのエミッ 。 コンノ守レータでは、

128160192 2242 56 9 6

3 2 6 4

。 ス間容量によって電流がアナログ入力信号端子側および基準抵抗側に流出する

タ・ べ

コンバレータの入力節点番号

いわゆるトークパックという現象が起こり、 高速、 高精度化においては問題となること また、 特に基準抵抗側への電流の流出による基 が筆者らによって議論された[15][29J。

コン/ぞレ この問題は、

準電圧の変化については、 仲野ら[30Jによっても議論されたが、

2節のスタティ ッ 3.

ータの入力端子に流れる電流がパルス性であるということ除けば、

ク精度のコンパレータ入力電流の影響で考察した結果と同じである。 すなわち、コンノξ

サンプリング・ クロック漏洩による基準電圧の変動計算 図3-33

タの入力端子に発生する電流パルスの瞬間最大量の絶対値をIIplとおけば、(3 ₆₎ 式から、 基準抵抗列の節点kでの最大電圧変化分の絶対値IVI..11I.，入|は次式で表わされる。

レ

(3 46) IIpl

-k) _R I V _k 111.'、|

の同路においてトークバッ また、 仲野等は図3 8のコンパレータ回路と基本的に同

コンパレータの入力端子におけるトー タSPICEにより求め、

ク電流値を回路シミュレ

8ビット クバック電流の瞬間最大値は5μA程度発生することを示した[30J。 いま、

として基準電圧の非直線性を計算すると

門/

IIpl一

フルスケール電圧を2Vとおいて、 最大誤差をLSB単位で表わすと

70

Q

R

=

A/D変換器の場合、

図3-33のようになる。

3. 3. 5 デコーダにおけるグリッチ発生と抑制法

デコーダ1

/ -�

コンパレータ デコーダ1 (3 8)式から1. 57LSBとなり、 かなり精度に影響を及ぼすことになる。

方、 アナログ入力側も同一量のト クパックが発生するわけで、 この場合は電流は

コンパレ タ数だけ加算され、 8 ビットでは約1. 3mA 、 10ビットでは約5mA のピーク値 に達する。 このため、 アナログ信号の駆動回路の出力インピーダンスが高い場合はj{ル ス電圧が発生し、 精度劣化をもたらす他、 出力インピーダンスが周波数特性を持つ場合 は共振状態になったり、 変換周波数によって変換特性が異なるという不安定状態になる

可能性がある。

この問題を解決するため、 筆者らは第4章の図4-9に示す差動増幅部回路とラッチ回

路を分離した回路方式を提案し、 試作した。 初段の差動増幅回路は出力段にエミッタホ 口ア回路を有しており、 電流手IJ得が十分大きい。 したがって、 2段めのラッチ回路の入 力端子に発生する卜 クパック電流は直接コンパレータの入力端子に伝達することなく、

減衰する。 減衰値は用いるトランジスタ及び回路/ぐラメータによって異なるが、 図4-9 の筆者らが設計試作した最高変換速度120MHzの8ビットA/D変換器[ 15 ]のコンパレ タ におけるSPICEによるシミュレーション結果では約1/40の減衰値が得られた。

戸ナログ入力

基準電圧「τンバレータ

R

/Ill111\ 門/」

一ア コ H1f

-，

3. 3. 1項のアパーチャ誤差で考察したように高速のA/D変換器において高周波信

号を変換する場合は変換誤差が発生しやすくなる。 今8ビットで変換誤差をlLSB、 変換 すべき周波数を50MHz とすると許容されるアパーチャ誤差(時間変動)は(3 15)式から 約25psccとなり、 コンパレ タ閣のサンプリング ・ タイミングはもとより、 デコーダ部 においても厳しいタイミングの整合性が要求される。

ところで、 変換誤差としては単調性評価の項で述べたように、 ILSB程度のものからフ ルスケールに及ぶグリッチがある。 ILSB程度のものはS/Nの劣化も少なくかっ、 映像に もあまり大きな影響を与えないが、 グリッチはエネルギ が小さくS/N劣化は少ないも のの、 映像信号の取り扱いにおいては白点や黒点となり、 問題が大きい。

このグリッチの発生原肉について、 回路と素子レイアウトを注意深く検討した結果、

最も可能性の高い原因は、 隣陵するコンパレータ ・ ブロックの境界部において、 同時に 2つ以上のデータが発生し、 次段のデコーダ回路において、 データの加算が発生するこ とによるものであると推定した。

医13-34 グリッチ存Ilflï-IJ fëïl路

qL ウt 丹、υワー

(a)

(b)

[�13-35 グリッチ抑制[QI路の効果、 8ピット、 入力川波数50MHz、

サンプリング川波数IOOMHz

(a)

If科書[r;し (b)

ilJlJ fTIl路有り

- 74

この理由は、 レイアウト上、 同一ブロ ック内のコンパレ タ群の間では入力信号配線 やサンプリング・ クロック配線が共通であるため、 各コンパレータ問の整合性が良いが、

隣合うブロック問では各配線が別で、 駆動が異なり、 各々の信号間の位相差が発生し、

整合性が低下するためである。 すなわち、 コンパレ タ・ ブロック聞の折り返し点がレ イアウト及び信号位相の上で不連続点となるためである。

この問題を解決するため、 筆者等は図3 33に示すグリッチ抑制形デコーダ回路を提案 したl31J。 すなわち、 各ブロックのデコーダlからのデータ出力をラッチ回路の前段に 入力し、 各ビットの論理和をとり、 これを制御信号として、 隣接するラッチ回路の後段 をゲーテインクーすることにより、 隣接するラッチ回路からのデコーダ2へのデ タ転送 を禁止している。 これにより、 隣接するコンパレータ・ ブロック間で信号遅延等による アパーチャ誤差が大きく、 同時にデータを発生した場合でも、 デコ ダでデータの同時 発生を禁止でき、 グリッチ発生を防止できる。 図3-35に、 50KHz のフルスケール信号を 変換したときの、 ビ 卜法による再生波形の比較を示す。 従来回路では数ケ所にグリッ チが発生しているが、 クリッチ抑制形デコーダを用いた場合は全く発生していない。 と ころで、 コンパレ タのプロック内でのデータの二重発生には対してはこの回路方式は 効果がないが、 その発生頻度は約百[ 31 Jであり、 実用上はこの方式で十分であるといえ

る。

以上のようにデコーダ部で発生するグリッチは振幅が大きいため致命的なエラーとな

るが、 隣接するラッチ回路に優先順序を設けることによりデータの二重発生を禁止し、

デコ ダ部で発生するグリッチを抑えることが可能である。

3. 4

結論

本章では、 並列形A/D変換器の高精度化についての研究を纏めた。 精度(accuracy)を

直流入力時のスタティック精度と高周波信号入力時のダイナミック精度とに分類し、 各々

の精度の劣化要因とその影響度を明らかにした。

スタティ ック精度はA/D変換器の実使用上においては、 特性を十分表現しているとは

言い難いが、 基本的な特性として意味があり、 スタティ ック精度に影響を及ぼす要因を 解析することは劣化原因を単純化でき、 高精度化設計の指標を得る上で有効である。 ス タティ ック精度のうち、 積分非直線性の劣化原因については、 LSI化の際薄膜で形成す る基準抵抗の膜厚ぱらつきによって発生する基準抵抗の変化と、 基準抵抗からのコンパ

75

-・・・・-恒a・・個圃.個・・・・・・・・・岨-困圃凶圃E

レータへの入力電流による直線歪みが影響をすることを明らかにした。 特に10ビット以 上の高分解能A/D変換器では後者のコンパレータ入力電流の影響は極めて重大であり、

それによる直線性歪みを補正する直線性補償回路を新たに提案した。

また、 スタティ ック精度のもう一方の評価項目である微分非直線性については、 コン パレ タの入力段の差動増幅回路のトランジスタ・ ぺアのベース・ エミッタ間電圧のば らつきが最大の劣化要因であることを明らかにした。 したがって、 微分非直線性の改善 についてはコンパレータに用いるトランジスタの高精度化が必要であり、 この問題に関 する詳細な検討は第5章で行う。

次に、 実使用上の特性を表わすダイナミック精度に関する考察を行い、 まず変換誤差 とアパ チャ誤差との関係を明らかにすると共にダイナミック精度の評価法についてま とめた。 このなかでは、 特に量子化雑音の測定結果から高周波信号変換時の有効分解能 を算出する方法を明らかにし、 さらに量子化雑音では測定困難なグリッチを評価するビ

ート法の広帯域化を提案した。

ついで、 ダイナミック精度の劣化原因のうち、 配線による信号遅延の影響、 電源線に おける電源電位降下の影響、 トークバックの影響を考察し、 各々の影響度を明らかにし た。 またデコーダ回路でのグリッチの発生原因を考察し、 グリッチ抑制形デコ 夕、同路 の提案をした。この結果、 入力周波数印刷z においてもグリッチ発生の無い並列形A/D 変換器を実現するとを可能にした。

第4章並F彫A/D変換器の高速化

4. 1

序言

第3章のアパ チャ誤差の考察で述べたように、 並列形A/D変換器の速度は精度とー 律背反の関係にあり、 もし使用するデ、バイス性能や回路性能が一定ならば、高速化を実現 するためには精度を犠牲にしなければならない。(3-15)式で表わした変換誤差と変換時 間変動との関係を横軸を分解能、 縦軸を入力信号周波数、 変換時間変動(アパ チャ誤 差)をノfラメータとしてグラフに描くと図4-1のようになる。すなわち、 分解能と入力 信号周波数は反比例の関係にあり、 例えば、 分解能を2ビット向上させると変換可能な アナログ信号周波数は1/4に低下する。これを解決するためには、 アパーチャ誤差を小 さくしていくことが必要である。 アパーチャ誤差の原因については前章で詳しく考察し たように、 各コンパレータへ到達する信号の時間差およびサンプリング・ クロックの時 間差が主な原因であるが、 高精度化、 高速化を同時に実現するためにはコンパレータそ のものの比較動作並びにデ タラッチ動作の高速化の実現とそれらの時間ぱらつきを極 小化することが重要である。 また、 実用化を考えると、 高速化のためにはいくらでも電 力を消費してよいというわけではなく、 併せて低消費電力化も達成しなければならない。

G.Emmcrt等[ 1 ]は、 A/D変換器の性能指数(figurc of mcrit) を次式のように定義し

。た

2N _• f

L (4-[)

P

ここで、 fはサンプリング周波数で、 Pは消費電力である。すなわち、 高精度化と高速 化を同時に達成するには、 性能指数を上げるか、 消費電力を減らすか、 いずれかを行わ ねばならないが、 消費電力と速度とは比例の関係にあり、 消費電力を一定もしくは減じ ながら速度を向上させるためには、 やはりデバイス性能か回路性能を向上させることが 必要である。 なかでも、 並列形A/D変換器の速度を決定する最も重要な回路要素はコン パレータであり、 高速安定動作を行うコンパレータ回路の実現と、 コンパレータに用い

るトランジスタの高速化を図っていくことが必要である。

したがって、 本章ではまず、 コンパレ タの変換速度に対する支配要因を明らかにし、

高速化の考察を行う。次いで、 コンパレータに印加するサンプリング・ クロックの駆動

76 ワi 司/

Vref

1 mV=1/2LSB 以in=5MHz

Vin

(a)

(b)

内、司、 司、可..

、.. 、h

\ \

除、

\

PS

\ \

1" ^\

^\

\

ヘ3 C

p� ^'"

卜\

司、 司、 、、 、、

、、 、色 、 、h

\ uuos \ \ ^、

、、

、 \ \

\ \ \ \

\ \ 1" 、�

\ \

\

内、

\

‘ー‘ 可』 可、

司、 、

、h 、 、

、 、h 可'!I...

、、\ p\. \

3、

\ \

\ \

\

ド\

\

100 1000

10

(N工三) 割削MR匪耽胆'糸口ホhh紫側同階

15.5ps

(a)簡略化したコンパレータ回路と(b)lOピットのアパーチャ誤差

. . . . -.

...・ . . øs

図4-2 2

アパーチャ誤差による分解能と最高変換周波数の関係

。 9

(ビット)

8 7

分解能

6 4 5

図4-1

ダ回路の高速化の手法について述べる。 なお 回路の高速化に関して述べ、 最後にデコ

タに用いるトランジスタの高速化については、 第5章で論じる。

コンノマレ

領峨2 領域3 ts

〉0

並列形A/D変換器のコンパレータは比較回路部とラッチ部とで構成され、 かっパイポ

』F ラトランジスタを用いたコンパレータは、 1976年のR. A. Nordstorm[2Jの研究以来、 {丘

消費電力化のため電流源を一つにして上記二つの回路を一体化する図38に示すような そのうち基本部分だけを残し、 最も単純化したコンパレ

時間

回路構成が主流となっている。

ータが図4-2に示す回路で表わされる。 バイポーラ形コンパレータの基本特性は図4-2

ゴンバレータのサンプリング速度の動作領域分類 図4-3

の回路で十分代表されているので、 以下の解析はこの単純化した回路で行うことにする。

コンパレータの速度はラッチ回路の速度と、 比較回路である差動増幅回路の周波数特 性の2つで決められるが、 差動増幅回路は入力、 出力ともに微小信号竜圧であり、 その

ラッチ回路の速度に 遅延はラッチ回路の遅延に比べて極めて少ないと考えて問題ない。

一一-.1

Es今1/4LSB

Ac

とラッチ状態からの回復時間(rccovcry サンプリング時間(sampling timc )

は，

ラッチ解除 した がって、 本節ではまずサンプリング時間、

の2つの要素がある。

timc)

Eo=200mV

の時聞からラッチ回路のトータルの速度の理論的考察を行ない、 次に実際のコンパレ タによるシミュレーショ ン結果と実験結果について議論する。

サンプリング速度 ( 1 )

のコンパレータにおいてサンプリングの動作は、 差動比較用のぺアトランジス 図4-2

コンバレータのラッチ解除時のステップ応答

サンプリング ・ノξルス

図4-4

でアナログ信号Vsigと基準電圧Vrcfとを比較増幅した後、

タQt

この動作は Q日lをオン状態にして開始される。

φ日 によるスイ ッチングトランジスタ

領減1 t

。〉mo一

コンパレータの速度

理論的考察 1

2

2.

4.

4.

ラッチ用トラン 図4-3に示すように次の3つの動作領域に分けられる。 すなわち、 ①

が飽和状態に が能動状態の小信号領域、 ③QI

QI がカットオフ状態、 ② ジスタ QI

サンプリングノfルスによってスイ ッチング なる大振幅領域の3つである。

カットオフ領域について考察する。

まず、

。。- 80

トランジスタQ日lがオンしでもラッチトランジスタQI. は直ちにオンせずにしは.らく電 流はベース ・ エミッタ間の容量を通じて流れる。 この間トランジスタはオフの状態であ る。 このときの出力電圧Vo はRC回路の過渡応答により次式で表わされる。

V。 Vo (t=O) cxp(-t /て(' ) (4-2a)

τc =(R， + RI\ )( 2 CIlC+ CnE+ 2 Ccs+ CH ) (4-2b)

ここで、R，\ はベース抵抗、 Cc只はコレクタ基板間容量、 CH は負荷抵抗R， の寄生容 量である。 また CflC、 Cn卜は第3章で示したようにそれぞれベース・ コレクタ間容量と ベース ・ エミッタ間容量である。 ラッチトランジスタQ， の場合、ベース ・ コレクタ聞 は平均的には零ノくイアス状態と考えられる。 また、ベース ・ エミッタ聞は順方向にバイ アスされている。 したがって、(3-29)式から

Cuc= 1.4 C.I('+ CI>(' (4-3 a)

CBド 2 CJ [.;十 C[)f. (4-3 b)

となる。

次に、ラッチトランジスタQI. はオンし始め能動状態に入るが、図4 3 に示すように 能動状態の最初は小信号領域である。 このときは、出力電圧V{) は

Vo - Vo (t-O) cxp(t / τ日) (4 4)

で変化し、時定数τ日 はS.M.Szc[3JのCMLゲートにおける計算結果より、次式のように 表わすことができる。

τ日 二 RH {( 1 + g '" R I ) C 11 ( + C 1\ 1': } 十一一(2CII( + 0.5 C1\I・+ CI'S) (1-5) glll

ここでRn はベース抵抗、R， はコレクタ負荷抵抗、glll は相互コンダクタンス、 Cc'S はコレクタ ・ 基板間容量である。 この式で第1項はベース応答時間、第2項はコレクタ

82

応答時間である[4J。

この状態における各接合のバイアス状態は前述のカットオフのときとほぼ同じである から(4-3) 式より、

τ只 =- R Il {I. 4 ( 1 + g m R L ) C.J (' + 2 C.J F. + C [) F. }

十一一(2.8 C.J C + 2 C[)(' + C.J'・+ Cr只) g川

ここで、電流源の電流を1[.;トとおくと

gm q 1，・r-:I 2kT

である。 また

C')I-: = g '" ( τ11 +τx )

(4-6)

(4-7)

(4-8)

とおくことができる[3 J。 ここで、τn は少数キャリアのベース走行時間であり、τx はコレクタ空乏層中のべ ス少数キャリア走行時間である[5J。

続いて、ラッチトランジスタは大振幅領域での動作となり、デ タが完全にラッチさ れた状態になる。 このときは、出力電圧Vo は、

V。 IドドRI. (l-cxp(-t /てI)} (4-9)

で変化し、時定数τi は次式のようになる。

τi R 1\ {( 1 + g m R， )CII(' + CB F }十RI (2 C!lC + Cnl・: + 2 C(ぉ) (4-10)

このときはトランジスタQし がほぼ飽和状態になっているため、ベース ・ コレクタ接合、

ベース ・ エミッタ接合いずれも順方向ノ〈イアスである。 したがって、

CIl(・こ2 C.J( (4-lla)

83

-・・・・・・・・圃圃掴.幽・・・・・M・・・圃圃・M・・・・・・・・・・M・M・..

CIlト- 2 C.ll' + C，)ド

と近似でき、

となる。

τ ^{! ニ R"} { 2( 1 ⁺ g ^川 R ， ) C .1 (" + 2 ^{C .1 トょ+ Cn，・)}

+ R， (4 ^{C.I ( +} 2 ^C.I ，: ^{+ Cnト+} 2 C【日)

(4-11b)

(4-12)

以上、 ラッチの速度について3つの時間領域に分けて計算を行なった。 トータルのラッ チ時間はこれら3つの時間領域の和で表わされる。

( 2 ) ラッチ解除の速度

ラッチ解除は、 図4-2 におけるコンパレータ回路の正帰還になっているラッチトラン ジスタQI. の一方がオン、 一方がオフになっている状態から、 双方とも同一の状態に戻 すことである。 すなわち、 サンプル・ アンド・ ホールド回路にたとえるとホールド状態 からサンプル状態に戻すことと同じ意味である。 したがって、 ラッチ状態からの回復時 間(rccovcry timc) は図4-4に示すステップ応答で考えることができ、 次式で表わせる。

V = (Eo + Es )cxp( -t / τ，{ ) - E只 (4-13)

ここで、 Eo は出力信号振幅、 Es はサンプルモードでの入力信号差と増幅回路の利 得の積で、 回復状態の目標レベルである。 今、 その目標レベルを1/4LSBとすると、

E只 ::::: 1/ 4LSB・ A(、 (4-14)

と近似できる。 A( は増幅回路の電圧利得である。

いま、 1/8LSBまで回復する時間をラッチ解除時間とすると、(4 13)式から

1/2 Eυ = (Eo ⁺ E日)cxp(-t / τIl ) - E日 (4-15)

84 -

である。 したがって、 ラッチからの回復時間は

2( Eo ⁺ E日)

t" =でIl log ^p { }

3 Es (4-16)

となる。 一方、 時定数は飽和状態からの回復が大部分であるので、 前節で考察したラッ チングの際の大振幅領域での時定数と同様であるが、 さらに次段のエミッタフォロアの 入力抵抗を考慮に入れる必要がある。 したがって、 τ，: は次式で表わされる。

て，< R 11 { 2 (1 ⁺ g ^rn R ， ) C J (" + 2 ^{C.II・，+ Cf)J.;}}

q 11・

+ (R，. + 一一)(4C.I('+ 2 C.II• + C，)ト+ 2 cr日) kT

4. 2. 2 シミュレ ションと実験結果

(4 17)

以上、 サンプリング(ラッチ)の速度とラッチ状態からの回復時間について解析した。

次にこれらの解析結果を基に実際のパラメ タを代入してサンプリングの速度とラッチ 解除の速度を計算する。

まず、 サンプリング速度を推定する。 ラッチトランジスタがカットオフ状態である① の時間 t【 は比較モードの時にもラッチのトランジスタペアに僅かなステアリング電流 を流しておくことによってかなり短くすることが可能である。 図4-5 はステアリング電 流(ラッチ回路に流しておく微小ノ〈イアス電流)を変化させて、 出力の遅延時間を回路 シミュレータSPICEを用いてシミュレーションした結果である。 ステアリング電流を15 μAにすれは‘、 t(・ ニ0.2 nsec程度に抑えることができる。 このように、 ラッチトラン ジスタのカットオフを防ぎ、 サンプリングパルスが印加されると直ちに能動状態に移行

できることはコンパレータの高速化に寄与している。

次に、 ラッチトランジスタが能動状態に移行した後の遅延を計算する。 ここで、 て% 、

τt を推定するにあたって、 アナログ・ ディジタル混載LSI用として筆者等が開発した SMASHと呼ぶf" rnーは=3. 8GHzの高精度トランジスタ[6J と、 ディジタル用高速/{イポー ラトランジスタとして酒井等によって開発されたf.r'lllーは-17.IGHz の高速トランジスタ SST[ 7 Jの2種類のトランジスタを用いることにする。 各々のトランジタのパラメ タを

85-

なお、 駆動電流hトはそれぞれのトランジ に示す。

を表4-1 使って計算したτ日 、τ

は出力の論理振幅電 また、 負荷抵抗RI

f 1111;1、が得られる電流値を用いている。

スタの

圧が200mVになる抵抗値に設定した。

その1/8 LSB 今、 分解能8ビットとして、

次に領域2および領域3の時聞を求め る。

の信号電圧差を検出するためのラッチ速度を考える。 A/D変換器のフルスケ ル電圧を

1/8 LSB約lmVである。 差動増幅回路の電圧利得を 5と設定すれば、、フツ

2Vとすれば、

フツ

チ開始から出力電圧が論理振幅の1/2になるまでの時間は、 ほとんど小信号領域と考え

t日

トランジス

= O. 95 nscc 、 の場合はt(

トランジスタ1(SMASH) したがって、

である。

-0.22 nsccとなる。 次に、遅延時間の後半として、論理振幅

の場合は L タ2(SST)

この期間は大振幅領域と考えられる。 ょっ て、(4-9)式から論理振幅の50%から90施までの時間は、

(4-19) 1.6τl

t I

dν.n=0.5mV

IfE = 150μA Is :微小バイアス

，守王らとþ;

弓主/JIL

(4-18) チ回路の入力電圧は5mVとなる。 一方、出力の論理振幅の1/2 は100mV であるから、

.log r (100/5) て問題ないから(4-4)式から

=て日 100

(〉E)一回脚宍召

とすると、

の50児から90先になる時間をtI

10

トランジスタ2の場合

= 1. 04 nscc 、 トランジスタ1の場合はt

で与えられるので、

シ ョ ン結果から、

は(4-2a)(4-2b)式とシミュレ またt(

= O. 28 nscc となる。

t は

。 トータルのラッチ遅延時間

でそれぞれ2.2 nscc、O.55 nscc と計算され この結果、

それぞれO.2 nscc 、0.05 nscc 程度である。

トランジスタ2 トランジスタl

1いけは、

5 10 時間(nsec)

の計算過程で示したように、小信号領域での遅延時間は入力電圧差の大小 τ日

る。

また、

ステアリング電流を変化させたときのコンパレータIlll(ブJの巡延l時間 医14-5

によって左右される。 すなわち、1/8LSBを検出すべき最小の入力電圧差とすると、8 ビッ ビットでは 4mVでかなり大 また6

ImVであるが、10ビットでは 0.25mV である。

トでは

タとしたときの 高速化には有利である。 図4-6に入力信号差をパラメ

きな値となり、

この実験においては、使用した 動作電流とラッチ時間の関係の測定結果を示す。 なお、

f I 111.1 X は2GHzと比較的速度の遅いタイプであるために、 全体的にラッチ

トランジスタの

時間が長くなっているが、入力信号差による傾向は高速トランジスタを使用した場合と 同様である。

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